JPH03250637A - 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 - Google Patents
半導体装置、半導体装置の製造方法及び半導体装置の実装構造Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、高集積度の大規模
集積回路のパッケージに適用して有効な技術に関するも
のである。
集積回路のパッケージに適用して有効な技術に関するも
のである。
従来、半導体チップを保護するために樹脂で半導体チッ
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用いる
もので、半導体チップを封入前に取り付けて使用する。
もので、半導体チップを封入前に取り付けて使用する。
この従来技術では、半導体チップの周囲近くにある電極
パッドを、それに対応するインナーリードにボンディン
グワイヤで接続する方法が知られている。
パッドを、それに対応するインナーリードにボンディン
グワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金属
リード・フレームのリード線の8口となる金型のパーテ
ィング・ラインに沿って、亀裂を生しることであった。
リード・フレームのリード線の8口となる金型のパーテ
ィング・ラインに沿って、亀裂を生しることであった。
また、他の問題は、外部から半導体チップへ、金属リー
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
さらに、他の問題は、インナーリードを半導体チップの
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
そこで、前記問題を解消するために、半導体チップの回
路形成面上に、複数のインナーリードが、前記半導体チ
ップと絶縁フィルムを介在させて接着剤で接着され、該
インナーリードと半導体チップとがボンディングワイヤ
で電気的に接続され、モールド樹脂で封止された半導体
装置において。
路形成面上に、複数のインナーリードが、前記半導体チ
ップと絶縁フィルムを介在させて接着剤で接着され、該
インナーリードと半導体チップとがボンディングワイヤ
で電気的に接続され、モールド樹脂で封止された半導体
装置において。
前記半導体チップの回路形成面の長平方向の中心線の近
傍に共用インナーリード(バスパーインナーリード)が
設けられた半導体装置が提案されている(特開昭61−
241959号公報)。
傍に共用インナーリード(バスパーインナーリード)が
設けられた半導体装置が提案されている(特開昭61−
241959号公報)。
この種の半導体装置は、例えばメモリーボード等の実装
基板(例えばプリント配線基板)に多数個配列されてい
る。
基板(例えばプリント配線基板)に多数個配列されてい
る。
しかしながら、本発明者は、前記従来技術を検討した結
果、以下の問題点を見い出した。
果、以下の問題点を見い出した。
前記半導体装置をメモリーボード等の実装基板の表裏又
は−面に多数個配列し、この半導体装置間を実装基板に
形成された配線で電気的に接続する場合、半導体装置の
り−ドピン配置形態が一種類(同一)のため、各々の半
導体装置の同一機能を有するリードピン間を迂回配線で
電気的に接続している。このため、半導体装置のリード
ピン間の間隔(ピッチ)が小さくなると実装基板に形成
される配線の引き回しが困難となり、配線レイアウトの
設計が極めて困難となる問題があった。
は−面に多数個配列し、この半導体装置間を実装基板に
形成された配線で電気的に接続する場合、半導体装置の
り−ドピン配置形態が一種類(同一)のため、各々の半
導体装置の同一機能を有するリードピン間を迂回配線で
電気的に接続している。このため、半導体装置のリード
ピン間の間隔(ピッチ)が小さくなると実装基板に形成
される配線の引き回しが困難となり、配線レイアウトの
設計が極めて困難となる問題があった。
そこで、半導体装置のリードピンを逆方向に折り曲げて
成型し、正規(19I準)のリードピン配置、の半導体
装置に対して、左右逆のリードピン配置の半導体装置(
鏡面対称)を作製し、実装基板の表裏に正規のリードピ
ン配置の半導体装置と左右逆のリードピン配置の半導体
装置とを鏡面対称で配列するか、又は実装基板の一面に
正規のリードピン配置の半導体装置と左右逆のリードピ
ン配置の半導体装置とを交互に配列することが考えられ
るが、正規のリードピン配置の半導体装置のリードピン
を逆に折り曲げて成型するための金型が必要になる。又
、リードピンを逆に折り曲げて成型する際。
成型し、正規(19I準)のリードピン配置、の半導体
装置に対して、左右逆のリードピン配置の半導体装置(
鏡面対称)を作製し、実装基板の表裏に正規のリードピ
ン配置の半導体装置と左右逆のリードピン配置の半導体
装置とを鏡面対称で配列するか、又は実装基板の一面に
正規のリードピン配置の半導体装置と左右逆のリードピ
ン配置の半導体装置とを交互に配列することが考えられ
るが、正規のリードピン配置の半導体装置のリードピン
を逆に折り曲げて成型するための金型が必要になる。又
、リードピンを逆に折り曲げて成型する際。
応力が半導体チップの主面側のパッケージに集中して、
半導体チップの主面側にクラックが生じるので、半導体
チップの回路形成面(素子面)に水分等による影響を与
え、信頼性を低下させる。
半導体チップの主面側にクラックが生じるので、半導体
チップの回路形成面(素子面)に水分等による影響を与
え、信頼性を低下させる。
本発明の目的は、正規(標準)のリードピン配置の半導
体装置のリードピンを逆方向に折り曲げることなく左右
逆のリードピン配置の半導体装置を作製することができ
る技術を提供することにある。
体装置のリードピンを逆方向に折り曲げることなく左右
逆のリードピン配置の半導体装置を作製することができ
る技術を提供することにある。
本発明の他の目的は、半導体装置を実装基板(プリント
配線基板)の表裏又は−面に多数個配列して実装する場
合において、実装基板の配線及び配線レイアウトの設計
が容易にできる技術を提供することにある。
配線基板)の表裏又は−面に多数個配列して実装する場
合において、実装基板の配線及び配線レイアウトの設計
が容易にできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
(1)半導体チップの回路形成面に、複数のインナーリ
ードが設けられ、該インナーリードが夫々ボンディング
ワイヤで電気的に接続され、モールド樹脂で封止される
半導体装置において、前記半導体チップの回路形成面の
X方向又はY方向の中心線部にボンディングパッドを設
け、リードピンが標準配置に対して左右逆に配置可能に
ワイヤボンディングされるものである。
ードが設けられ、該インナーリードが夫々ボンディング
ワイヤで電気的に接続され、モールド樹脂で封止される
半導体装置において、前記半導体チップの回路形成面の
X方向又はY方向の中心線部にボンディングパッドを設
け、リードピンが標準配置に対して左右逆に配置可能に
ワイヤボンディングされるものである。
(2)半導体チップの回路形成面のX方向又はY方向の
中心線の近傍に共用インナーリードが設けられ、かつ前
記半導体チップの回路形成面に、複数の信号用インナー
リードが設けられ、該インナーリード及び共用インナー
リードと半導体チップとが夫々ボンディングワイヤで電
気的に接続され、モールド樹脂で封止される半導体装置
であって、前記半導体チップの回路形成面のX方向又は
Y方向の中心線部にボンディングパッドを設け、リーイ
ヤボンデイングされるものである。
中心線の近傍に共用インナーリードが設けられ、かつ前
記半導体チップの回路形成面に、複数の信号用インナー
リードが設けられ、該インナーリード及び共用インナー
リードと半導体チップとが夫々ボンディングワイヤで電
気的に接続され、モールド樹脂で封止される半導体装置
であって、前記半導体チップの回路形成面のX方向又は
Y方向の中心線部にボンディングパッドを設け、リーイ
ヤボンデイングされるものである。
(3)前記リードビンの標準配置の半導体装置と標準配
置に対して逆配置の半導体装置とをそれぞれ実装基板の
表裏に実装し、同一機能のリードビンは電気的に接続さ
れている。
置に対して逆配置の半導体装置とをそれぞれ実装基板の
表裏に実装し、同一機能のリードビンは電気的に接続さ
れている。
(4)前記リードピンの標準配置の半導体装置と標準配
置に対して逆配置の半導体装置とをそれぞれ交互に実装
基板の一面に配列して実装し、同一機能のリードピンは
電気的に接続されている。
置に対して逆配置の半導体装置とをそれぞれ交互に実装
基板の一面に配列して実装し、同一機能のリードピンは
電気的に接続されている。
前記手段(1)及び(2)によれば、半導体チップの回
路形成面のX方向又はY方向の中心線部にボンディング
パッドを設け、リードが標準配置に対して左右逆に配置
されるようにワイヤボンディングすることができるので
、正規(標準)のリードピン配置の半導体装置のり−ド
ピンを逆方向に折り曲げることなく左右逆のリードピン
配置の半導体装置を作製することができる。
路形成面のX方向又はY方向の中心線部にボンディング
パッドを設け、リードが標準配置に対して左右逆に配置
されるようにワイヤボンディングすることができるので
、正規(標準)のリードピン配置の半導体装置のり−ド
ピンを逆方向に折り曲げることなく左右逆のリードピン
配置の半導体装置を作製することができる。
前記手段(3)及び(4)によれば、同一機能のリード
ピンは電気的に接続されているので、実装基板の配線を
省略して簡略化が図れると共に、多数の半導体装置を実
装する場合、配線レイアウトの設計が容易にでき、かつ
、実装基板の配線の長さを短くすることができる。また
、実装基板の配線面積を低減することができるので、配
線のない領域に平滑コンデンサ等の回路素子を形成し、
接続することができる。また、実装基板の内部配線の隣
同志の配線間の電気容量を低減することができるので、
信号伝達速度を速くすることができる。
ピンは電気的に接続されているので、実装基板の配線を
省略して簡略化が図れると共に、多数の半導体装置を実
装する場合、配線レイアウトの設計が容易にでき、かつ
、実装基板の配線の長さを短くすることができる。また
、実装基板の配線面積を低減することができるので、配
線のない領域に平滑コンデンサ等の回路素子を形成し、
接続することができる。また、実装基板の内部配線の隣
同志の配線間の電気容量を低減することができるので、
信号伝達速度を速くすることができる。
以下1本発明の構成について、半導体チップ(D RA
M : Dynamic Random A
ccess Memory)を封止する樹脂封止型半
導体装置に本発明を適用した一実施例とともに説明する
。
M : Dynamic Random A
ccess Memory)を封止する樹脂封止型半
導体装置に本発明を適用した一実施例とともに説明する
。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
本発明の一実施例であるDRAM (半導体チップ)を
封止する樹脂封止型半導体装置を第1図(部分断面斜視
図)、第2図(平面図)及び第3図(第2図のイーイ線
で切った断面図)で示す。
封止する樹脂封止型半導体装置を第1図(部分断面斜視
図)、第2図(平面図)及び第3図(第2図のイーイ線
で切った断面図)で示す。
第1図、第2図及び第3図に示すように、DRAM(半
導体チップ)1は、S OJ (Small 0ut−
1ine J−bend)型の樹脂封止型パッケージ2
で封止されている。DRAMIは、16 [Mbitl
X 1 [bit]の大容量で構成され、16.48
[mmコX8゜54[mmコの平面長方形状で構成され
ている。このDRAMIは、400[m1llの樹脂封
止型パッケージ2に封止される。
導体チップ)1は、S OJ (Small 0ut−
1ine J−bend)型の樹脂封止型パッケージ2
で封止されている。DRAMIは、16 [Mbitl
X 1 [bit]の大容量で構成され、16.48
[mmコX8゜54[mmコの平面長方形状で構成され
ている。このDRAMIは、400[m1llの樹脂封
止型パッケージ2に封止される。
前記DRAMIの回路形成面(以下、主面という)には
、主にメモリセルアレイ及び周辺回路が配置されている
。メモリセルアレイは、後に詳述するが、 1 [bi
t]の情報を記憶するメモリセル(記憶素子)を行列状
に複数配置している。前記周辺回路は、直接周辺回路及
び間接周辺回路で構成されている。直接周辺回路は、メ
モリセルの情報書込み動作や情報読出し動作を直接制御
する回路である。直接周辺回路は、ロウアドレスデコー
ダ回路、カラムアドレスデコーダ回路、センスアンプ回
路等を含む。間接周辺回路は、前記直接周辺回路の動作
を間接的に制御する回路である。間接周辺回路は、クロ
ック信号発生回路、バッファ回路等を含む。
、主にメモリセルアレイ及び周辺回路が配置されている
。メモリセルアレイは、後に詳述するが、 1 [bi
t]の情報を記憶するメモリセル(記憶素子)を行列状
に複数配置している。前記周辺回路は、直接周辺回路及
び間接周辺回路で構成されている。直接周辺回路は、メ
モリセルの情報書込み動作や情報読出し動作を直接制御
する回路である。直接周辺回路は、ロウアドレスデコー
ダ回路、カラムアドレスデコーダ回路、センスアンプ回
路等を含む。間接周辺回路は、前記直接周辺回路の動作
を間接的に制御する回路である。間接周辺回路は、クロ
ック信号発生回路、バッファ回路等を含む。
前記DRAMIの主面つまり前記メモリセルアレイ及び
周辺回路を配置した表面上には、インナーリード3Aを
配置している。DRAMIとインナーリード3Aとの間
には、絶縁性フィルム4を介在している。絶縁性フィル
ム4は、例えばポリイミド系樹脂膜で形成されている。
周辺回路を配置した表面上には、インナーリード3Aを
配置している。DRAMIとインナーリード3Aとの間
には、絶縁性フィルム4を介在している。絶縁性フィル
ム4は、例えばポリイミド系樹脂膜で形成されている。
この絶縁性フィルム4のDRA、Ml側、インナーリー
ド3A側の夫々の表面には、接着層(図示しない)が設
けられている。接着層としては、例えばポリエーテルア
ミドイミド系樹脂やエポキシ系樹脂を使用する。
ド3A側の夫々の表面には、接着層(図示しない)が設
けられている。接着層としては、例えばポリエーテルア
ミドイミド系樹脂やエポキシ系樹脂を使用する。
この種の樹脂封止型パッケージ2は、DRAMl上にイ
ンナーリード3Aを配置したL OC(Lead○n
Chip)構造を採用している。LOG構造を採用する
樹脂封止型パッケージ2は、DRA、Mlの形状に規制
されずにインナーリード3Aを自由に引き回せるので、
この引き回しに相当する分。
ンナーリード3Aを配置したL OC(Lead○n
Chip)構造を採用している。LOG構造を採用する
樹脂封止型パッケージ2は、DRA、Mlの形状に規制
されずにインナーリード3Aを自由に引き回せるので、
この引き回しに相当する分。
サイズの大きなりRAMIを封止することができる。つ
まり、LOG構造を採用する樹脂封止型パッケージ2は
、大容量化に基づきDRAMIのサイズが大型化しても
、封止サイズ(パッケージサイズ)を小さく抑えられる
ので、実装密度を高めることができる。
まり、LOG構造を採用する樹脂封止型パッケージ2は
、大容量化に基づきDRAMIのサイズが大型化しても
、封止サイズ(パッケージサイズ)を小さく抑えられる
ので、実装密度を高めることができる。
前記インナーリード3Aはその一端側をアウターリート
3Bと一体に構成している。アウターリード3Bは、標
準規格に基づき、夫々に印加される信号が規定され、番
号が付されている。第1図中、左端手前は】一番端子、
右端手前は14番端子である。右端後側(端子番号はイ
ンナーリード3Aに示す)は15番端子、左端後側は(
端子番号はインナーリード3Aに示す)28番端子であ
る6つまり、この樹脂封止型パッケージ2は1〜6番端
子、9〜14番端子、15〜20番端子、23〜28番
端子の合計24端子で構成されている。
3Bと一体に構成している。アウターリード3Bは、標
準規格に基づき、夫々に印加される信号が規定され、番
号が付されている。第1図中、左端手前は】一番端子、
右端手前は14番端子である。右端後側(端子番号はイ
ンナーリード3Aに示す)は15番端子、左端後側は(
端子番号はインナーリード3Aに示す)28番端子であ
る6つまり、この樹脂封止型パッケージ2は1〜6番端
子、9〜14番端子、15〜20番端子、23〜28番
端子の合計24端子で構成されている。
前記1番端子は電源電圧Vcc端子である。前記電源電
圧Vccは例えば回路の動作電圧5 [V]である。2
番端子はデータ信号端子(DQt)、3番端子はデータ
信号端子(D Q 2 )、4番端子はライトイネーブ
ル信号端子(WE)、5番端子はロウアドレスストロー
ブ信号端子(RAS)、6番端子はアドレス信号端子(
A□1)である。
圧Vccは例えば回路の動作電圧5 [V]である。2
番端子はデータ信号端子(DQt)、3番端子はデータ
信号端子(D Q 2 )、4番端子はライトイネーブ
ル信号端子(WE)、5番端子はロウアドレスストロー
ブ信号端子(RAS)、6番端子はアドレス信号端子(
A□1)である。
9番端子はアドレス信号端子(A、。)、10番端子は
アドレス信号端子(A、)、11番端子はアドレス信号
端子(A、、 )、 12番端子はアドレス信号端子
(A2)、13番端子はアドレス信号端子(A3)であ
る。14番端子は電源電圧Vcc端子である。
アドレス信号端子(A、)、11番端子はアドレス信号
端子(A、、 )、 12番端子はアドレス信号端子
(A2)、13番端子はアドレス信号端子(A3)であ
る。14番端子は電源電圧Vcc端子である。
15番端子は基準電圧Vss端子である。前記基準電圧
Vssは例えば回路の基準電圧0 [V]である8]−
6番端子はアドレス信号端子(A4)、]77番端はア
ドレス信号端子(A、)、18番端子はアドレス信号端
子(A、)、19番端子はアドレス信号端子(A7)、
20番端子はアドレス信号端子(A8)である。
Vssは例えば回路の基準電圧0 [V]である8]−
6番端子はアドレス信号端子(A4)、]77番端はア
ドレス信号端子(A、)、18番端子はアドレス信号端
子(A、)、19番端子はアドレス信号端子(A7)、
20番端子はアドレス信号端子(A8)である。
23番端子はアドレス信号端子(A、)、24番端子は
アウトプットイネーブル信号端子(OE)、25番端子
はカラムアドレスストローブ信号端子(CAS)、26
番端子はデータ信号端子(DQ、)、27番端子はデー
タ信号端子(DQ4)、28番端子は基準電圧Vss端
子である。
アウトプットイネーブル信号端子(OE)、25番端子
はカラムアドレスストローブ信号端子(CAS)、26
番端子はデータ信号端子(DQ、)、27番端子はデー
タ信号端子(DQ4)、28番端子は基準電圧Vss端
子である。
前記インナーリード3Aの他端側は、DRAMlの長方
形状の夫々の長辺を横切り、DRAMfの中央側に引き
伸ばされている。インナーリード3Aの他端側の先端は
ボンディングワイヤ5を介在させてDRAMIの中央部
分に配列されたボンディングパッド(外部端子)BPに
接続されている。
形状の夫々の長辺を横切り、DRAMfの中央側に引き
伸ばされている。インナーリード3Aの他端側の先端は
ボンディングワイヤ5を介在させてDRAMIの中央部
分に配列されたボンディングパッド(外部端子)BPに
接続されている。
前記ボンディングワイヤ5はアルミニウム(AQ)ワイ
ヤを使用する。また、ボンディングワイヤ5としては、
金(Au)ワイヤ、銅(Cu)ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ5は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
ヤを使用する。また、ボンディングワイヤ5としては、
金(Au)ワイヤ、銅(Cu)ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ5は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
前記インナーリード3Aのうち1番端子、14番端子の
夫々のインナーリード(Vcc)3Azは、一体に構成
され、DRAMIの中央部分をその長辺に平行に引き伸
ばされている(このインナーリード(Vcc)3Azは
共用インナーリード又はバスパーインナーリードと言わ
れている)。同様に。
夫々のインナーリード(Vcc)3Azは、一体に構成
され、DRAMIの中央部分をその長辺に平行に引き伸
ばされている(このインナーリード(Vcc)3Azは
共用インナーリード又はバスパーインナーリードと言わ
れている)。同様に。
15番端子、28番端子の夫々のインナーリード(Vs
s) 3 Azは、一体に構成され、DRAMIの中央
部分をその長辺に平行に引き伸ばされている(このイン
ナーリード(V ss) 3 A 2は共用インナーリ
ード又はバスパーインナーリードと言われている)。前
記共用インナーリード(Vcc)3A、、共用インナー
リード(Vss)3A2の夫々は、その他のインナーリ
ード3A(信号用インナーリード3A1)の他端側の先
端で規定された領域内において平行に延在させている。
s) 3 Azは、一体に構成され、DRAMIの中央
部分をその長辺に平行に引き伸ばされている(このイン
ナーリード(V ss) 3 A 2は共用インナーリ
ード又はバスパーインナーリードと言われている)。前
記共用インナーリード(Vcc)3A、、共用インナー
リード(Vss)3A2の夫々は、その他のインナーリ
ード3A(信号用インナーリード3A1)の他端側の先
端で規定された領域内において平行に延在させている。
この共用インナーリート(Vcc) 3 A2、共用イ
ンナーリード(Vss)3A2の夫々はDRAMIの主
面のどの位置においても電源電圧Vcc、基準電圧Vs
sを供給することができるように構成されている。つま
り、この樹脂封止型半導体装置は電源ノイズを吸収し易
く構成され、DRAMIの動作速度の高速化を図れるよ
うに構成されている。
ンナーリード(Vss)3A2の夫々はDRAMIの主
面のどの位置においても電源電圧Vcc、基準電圧Vs
sを供給することができるように構成されている。つま
り、この樹脂封止型半導体装置は電源ノイズを吸収し易
く構成され、DRAMIの動作速度の高速化を図れるよ
うに構成されている。
前記D R,A M 1の長方形状の短辺にはチップ支
持用リード3Cが設けられている。
持用リード3Cが設けられている。
前記インナーリード3A(3A□、3B2)、アウター
リード3B、チップ支持用リード3Cの夫々はリードフ
レームから切断されかつ成型されている。リードフレー
ムは例えばFe−N1(例えばNi含有率42又は50
[%])合金、Cu等で形成されている。
リード3B、チップ支持用リード3Cの夫々はリードフ
レームから切断されかつ成型されている。リードフレー
ムは例えばFe−N1(例えばNi含有率42又は50
[%])合金、Cu等で形成されている。
前記DRAM1.ボンディングワイヤ5、インナーリー
ド3A、チップ支持用リード3Cの夫々はモールド樹脂
2Aで封止されている。モールド樹脂2Aは、低応力化
を図るために、フェノール系硬化剤、シリコーンゴム及
びフィラーが添加されたエポキシ系樹脂を使用している
。シリコーンゴムはエポキシ系樹脂の弾性率と同時に熱
膨張率を低下させる作用がある。フィラーは球形の酸化
珪素粒で形成されており、同様に熱膨張率を低下させる
作用がある。また、パッケージ2の所定位置にインデッ
クスID(第1図及び第2図の左端に設けられた切り込
み)が設けられている。
ド3A、チップ支持用リード3Cの夫々はモールド樹脂
2Aで封止されている。モールド樹脂2Aは、低応力化
を図るために、フェノール系硬化剤、シリコーンゴム及
びフィラーが添加されたエポキシ系樹脂を使用している
。シリコーンゴムはエポキシ系樹脂の弾性率と同時に熱
膨張率を低下させる作用がある。フィラーは球形の酸化
珪素粒で形成されており、同様に熱膨張率を低下させる
作用がある。また、パッケージ2の所定位置にインデッ
クスID(第1図及び第2図の左端に設けられた切り込
み)が設けられている。
次に、DRAMIのレイアウトについて説明する。
本実施例のDRAMIのレイアウトは、第4図(平面図
)に示すように、その主面のX方向(又はY方向)の中
心線部にボンディングパッド(外部端子)BP及び周辺
回路11が設けられている。そして、これらのボンディ
ングパッド(外部端子)BP及び周辺回路11の両側に
多数のメモリセル列(メモリマット)12が設けられて
いる。
)に示すように、その主面のX方向(又はY方向)の中
心線部にボンディングパッド(外部端子)BP及び周辺
回路11が設けられている。そして、これらのボンディ
ングパッド(外部端子)BP及び周辺回路11の両側に
多数のメモリセル列(メモリマット)12が設けられて
いる。
本実施例のリードフレームは、第1図、第5A図(平面
図)及び第5B図(平面図)に示すように、20本の信
号用インナーリード3A、と2本の共用インナーリード
3A、が設けられている。前記共用インナーリード3A
2の所定位置には、前記半導体チップ1の側端面を接着
固定するためのチップ支持用リード(吊りリード)3C
が設けられている。前記インナーリード3A工は等間隔
に配置されている。このようにインナーリード3A、
を等間隔に配置することにより、夫々のインナーリート
3A、に対する電気容量が一定になるので、ノイズの影
響を低減することができ、かつ信号伝送速度の高速化を
図ることができる。
図)及び第5B図(平面図)に示すように、20本の信
号用インナーリード3A、と2本の共用インナーリード
3A、が設けられている。前記共用インナーリード3A
2の所定位置には、前記半導体チップ1の側端面を接着
固定するためのチップ支持用リード(吊りリード)3C
が設けられている。前記インナーリード3A工は等間隔
に配置されている。このようにインナーリード3A、
を等間隔に配置することにより、夫々のインナーリート
3A、に対する電気容量が一定になるので、ノイズの影
響を低減することができ、かつ信号伝送速度の高速化を
図ることができる。
また、半導体チップ1の主面と絶縁性フィルム4との接
着、絶縁性フィルム4とインナーリード3Aとの接着は
、接着剤で接着する。また、接着剤は、半導体チップ1
の主面と絶縁性フィルム4との接着には用いないで、絶
縁性フィルム4とインナーリード3Aとの接着にのみ使
用してもよい。
着、絶縁性フィルム4とインナーリード3Aとの接着は
、接着剤で接着する。また、接着剤は、半導体チップ1
の主面と絶縁性フィルム4との接着には用いないで、絶
縁性フィルム4とインナーリード3Aとの接着にのみ使
用してもよい。
次に、リードフレーム3に絶縁性フィルム4を介在させ
て接着剤を用いて半導体チップ1を接着固定する方法に
ついて説明する。
て接着剤を用いて半導体チップ1を接着固定する方法に
ついて説明する。
第6図(リードフーム3と絶縁性フィルム4と半導体チ
ップ1との関係を示す展開図)に示すように、半導体チ
ップの主面の信号用インナーリード3A5、共用インナ
ーリード3A2、吊りリード3Cの夫々に対向する位置
の上に、絶縁性フィルムを介してリードフレーム3の信
号用インナーリード3A工、共用インナーリード3A2
、吊りリード3Cを接着剤により接着固定する。
ップ1との関係を示す展開図)に示すように、半導体チ
ップの主面の信号用インナーリード3A5、共用インナ
ーリード3A2、吊りリード3Cの夫々に対向する位置
の上に、絶縁性フィルムを介してリードフレーム3の信
号用インナーリード3A工、共用インナーリード3A2
、吊りリード3Cを接着剤により接着固定する。
次に、本実施例のリードフレームとボンディングパッド
(外部端子)BPとの接続について、第5A図及び第5
Bで説明する。
(外部端子)BPとの接続について、第5A図及び第5
Bで説明する。
第5A図に示すように、リードピンの配置が正規(標準
配置)の場合は、信号用インナーリード3A1及び共用
インナーリード3 Az とDRAMIとが夫々ボンデ
ィングワイヤ5で電気的に接続されている。そして、リ
ードピンが標準配置に対して左右逆に配置される場合は
、第5B図に示すように、信号用インナーリード3A□
及び共用インナーリード3A、とDRAMIとが夫々ボ
ンディングワイヤ5で電気的に接続される。
配置)の場合は、信号用インナーリード3A1及び共用
インナーリード3 Az とDRAMIとが夫々ボンデ
ィングワイヤ5で電気的に接続されている。そして、リ
ードピンが標準配置に対して左右逆に配置される場合は
、第5B図に示すように、信号用インナーリード3A□
及び共用インナーリード3A、とDRAMIとが夫々ボ
ンディングワイヤ5で電気的に接続される。
つまり、第5A図に示すリードピン1〜14が第5B図
に示すリードピン28〜15となるようにDRAMIの
ボンディングパッドBPとボンディングワイヤ5で電気
的に接続され、第5A図に示すリードピン15〜28が
第5B図に示すり−ドピン1〜14となるようにDRA
MIのボンディングパッドBPとボンディングワイヤ5
で電気的に接続される。
に示すリードピン28〜15となるようにDRAMIの
ボンディングパッドBPとボンディングワイヤ5で電気
的に接続され、第5A図に示すリードピン15〜28が
第5B図に示すり−ドピン1〜14となるようにDRA
MIのボンディングパッドBPとボンディングワイヤ5
で電気的に接続される。
このように、DRAMIの回路形成面のX方向又はX方
向の中心線部にボンディングパッドBPを設け、リード
ピンが標準配置に対して左右逆に配置されるようにワイ
ヤボンディングすることにより、正規(標準)のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
向の中心線部にボンディングパッドBPを設け、リード
ピンが標準配置に対して左右逆に配置されるようにワイ
ヤボンディングすることにより、正規(標準)のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
そして、第7図に示すように、これらのリードピンの正
規配置の半導体装置30A及びリードピンの正規配置に
対して左右逆のリードピン配置の半導体装[30Bのそ
れぞれ、例えば、アドレス八8のリードピン(正規の2
0番ピンと逆の9番ピン)と、リードピンの正規配置の
半導体装置30A及びリードピンの正規配置対して左右
逆のリードピン配置の半導体装置30BのアドレスAI
Oのリードピン(正規の9番ピンと逆の20番ピン)を
実装基板(プリント配線基板)20の表裏の同一位置に
実装し、実装基板20に設けられているスルーホールメ
ツキ層21を通して、両者のアドレスA8のリードピン
間及びアドレスAIOのリードピン間を容易に電気的に
接続することができる。
規配置の半導体装置30A及びリードピンの正規配置に
対して左右逆のリードピン配置の半導体装[30Bのそ
れぞれ、例えば、アドレス八8のリードピン(正規の2
0番ピンと逆の9番ピン)と、リードピンの正規配置の
半導体装置30A及びリードピンの正規配置対して左右
逆のリードピン配置の半導体装置30BのアドレスAI
Oのリードピン(正規の9番ピンと逆の20番ピン)を
実装基板(プリント配線基板)20の表裏の同一位置に
実装し、実装基板20に設けられているスルーホールメ
ツキ層21を通して、両者のアドレスA8のリードピン
間及びアドレスAIOのリードピン間を容易に電気的に
接続することができる。
また、第8図に示すように、実装基板20の一面にリー
ドピンの正規配置の半導体装[30Aとり−ドピンの正
規配置に対して左右逆のリードピン配置の半導体装置3
0Bとを交互に配列した場合、同一機能のリードピン、
例えば、アドレスA8のリードピン(正規の20#rピ
ンと逆の9番ピン)を実装基板の配線22で電気的に容
易に接続することができる。
ドピンの正規配置の半導体装[30Aとり−ドピンの正
規配置に対して左右逆のリードピン配置の半導体装置3
0Bとを交互に配列した場合、同一機能のリードピン、
例えば、アドレスA8のリードピン(正規の20#rピ
ンと逆の9番ピン)を実装基板の配線22で電気的に容
易に接続することができる。
このように半導体装置を構成することにより、以下の効
果を得ることができる。
果を得ることができる。
(1)実装基板20の配線を省略して簡略化が図れると
共に、多数の半導体装置を実装する場合、配線レイアウ
トの設計が容易にでき、実装基板20の配線の長さを短
くすることができる。
共に、多数の半導体装置を実装する場合、配線レイアウ
トの設計が容易にでき、実装基板20の配線の長さを短
くすることができる。
(2)実装基板20の配線面積を低減することができる
ので、配線のない領域に平滑コンデンサ等の回路素子を
形成して接続することができる。
ので、配線のない領域に平滑コンデンサ等の回路素子を
形成して接続することができる。
(3)実装基板20の内部配線の隣同志の配線間の電気
容量を低減することができるので、信号伝達速度を速く
することができる。
容量を低減することができるので、信号伝達速度を速く
することができる。
以上、本発明を実施例にもとづき具体的に説明したが1
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
(1)半導体チップの回路形成面のX方向又はX方向の
中心線部にボンディングパッドを設け、リードが標準配
置に対して左右逆に配置されるようにワイヤボンディン
グすることができるので、正規(IllI準)のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
中心線部にボンディングパッドを設け、リードが標準配
置に対して左右逆に配置されるようにワイヤボンディン
グすることができるので、正規(IllI準)のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
(2)同一機能のリードピンは電気的に接続されている
ので、実装基板の配線を省略して簡略化が図れると共に
、多数の半導体装置を実装する場合、配線レイアウトの
設計が容易にでき、かつ、実装基板の配線の長さを短く
することができる。
ので、実装基板の配線を省略して簡略化が図れると共に
、多数の半導体装置を実装する場合、配線レイアウトの
設計が容易にでき、かつ、実装基板の配線の長さを短く
することができる。
(3)実装基板の配線面積を低減することができるので
、配線のない領域に平滑コンデンサ等の回路素子を形成
し、接続することができる。
、配線のない領域に平滑コンデンサ等の回路素子を形成
し、接続することができる。
(4)実装基板の内部配線の隣同志の配線間の電気容量
を低減することができるので、信号伝達速度を速くする
ことができる。
を低減することができるので、信号伝達速度を速くする
ことができる。
第1図は1本発明の実施例IであるDRAMを封止する
樹脂封止型半導体装置の部分断面斜視図、第2図は、第
1図の平面図、 第3図は、第2図のイーイ線で切った断面図、第4図は
、第1図に示すDRAMのレイアウトを示す平面図、 第5A図及び第5B図は、第1図に示すリードフレーム
の全体構成及びワイヤボンディングを説明するための図
。 第6図は、第1図に示す半導体チップ、絶縁体、リード
フレームの関係を示す組立展開図、第7図及び第8図は
、本発明の半導体装置の実装例を示す図である。 図中、1・・・DRAM、2・・・樹脂封止型パッケー
ジ、3・・・リードフレーム、3A・・・インナーリー
ド、3A、・・・信号用インナーリード、3A、・・・
共用インナーリード、3B・・・アウターリード、3C
・・チップ支持用リード(吊りリード)、4・・・絶縁
性フィルム、5・パボンデイングワイヤ、BP・・・ボ
ンディングパッド、20・・・実装基板、30A・・・
リードピン標準配置の半導体装置、30B・・・リード
ピン標準配置に対して左右逆配置の半導体装置。
樹脂封止型半導体装置の部分断面斜視図、第2図は、第
1図の平面図、 第3図は、第2図のイーイ線で切った断面図、第4図は
、第1図に示すDRAMのレイアウトを示す平面図、 第5A図及び第5B図は、第1図に示すリードフレーム
の全体構成及びワイヤボンディングを説明するための図
。 第6図は、第1図に示す半導体チップ、絶縁体、リード
フレームの関係を示す組立展開図、第7図及び第8図は
、本発明の半導体装置の実装例を示す図である。 図中、1・・・DRAM、2・・・樹脂封止型パッケー
ジ、3・・・リードフレーム、3A・・・インナーリー
ド、3A、・・・信号用インナーリード、3A、・・・
共用インナーリード、3B・・・アウターリード、3C
・・チップ支持用リード(吊りリード)、4・・・絶縁
性フィルム、5・パボンデイングワイヤ、BP・・・ボ
ンディングパッド、20・・・実装基板、30A・・・
リードピン標準配置の半導体装置、30B・・・リード
ピン標準配置に対して左右逆配置の半導体装置。
Claims (1)
- 【特許請求の範囲】 1、半導体チップの回路形成面に、複数のインナーリー
ドが設けられ、該インナーリードが夫々ボンディングワ
イヤで電気的に接続され、モールド樹脂で封止される半
導体装置において、前記半導体チップの回路形成面のX
方向又はY方向の中心線部にボンディングパッドを設け
、リードピンが標準配置に対して左右逆に配置可能にワ
イヤボンディングされることを特徴とする半導体装置。 2、半導体チップの回路形成面のX方向又はY方向の中
心線の近傍に共用インナーリードが設けられ、かつ前記
半導体チップの回路形成面に、複数の信号用インナーリ
ードが設けられ、該インナーリード及び共用インナーリ
ードと半導体チップとが夫々ボンディングワイヤで電気
的に接続され、モールド樹脂で封止される半導体装置で
あって、前記半導体チップの回路形成面のX方向又はY
方向の中心線部にボンディングパッドを設け、リードピ
ンが標準配置に対して左右逆に配置可能にワイヤボンデ
ィングされることを特徴とする半導体装置。 3、前記請求項1又は2に記載のリードピンの標準配置
の半導体装置と標準配置に対して逆配置の半導体装置と
をそれぞれ実装基板の表裏に実装し、同一機能のリード
ピンは電気的に接続されていることを特徴とする半導体
装置。 4、前記請求項1又は2に記載のリードピンの標準配置
の半導体装置と標準配置に対して逆配置の半導体装置と
をそれぞれ交互に実装基板の一面に配列して実装し、同
一機能のリードピンは電気的に接続されていることを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2049049A JP2859360B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2049049A JP2859360B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03250637A true JPH03250637A (ja) | 1991-11-08 |
JP2859360B2 JP2859360B2 (ja) | 1999-02-17 |
Family
ID=12820228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2049049A Expired - Fee Related JP2859360B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2859360B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05109979A (ja) * | 1991-10-15 | 1993-04-30 | Mitsubishi Electric Corp | 反転型icの製造方法及びそれを用いたicモジユール |
WO2005112115A1 (en) * | 2004-04-29 | 2005-11-24 | Jeff Kingsbury | Single row bond pad arrangement of an integrated circuit chip |
-
1990
- 1990-02-27 JP JP2049049A patent/JP2859360B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05109979A (ja) * | 1991-10-15 | 1993-04-30 | Mitsubishi Electric Corp | 反転型icの製造方法及びそれを用いたicモジユール |
USRE36077E (en) * | 1991-10-15 | 1999-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing inversion type IC's and IC module using same |
WO2005112115A1 (en) * | 2004-04-29 | 2005-11-24 | Jeff Kingsbury | Single row bond pad arrangement of an integrated circuit chip |
Also Published As
Publication number | Publication date |
---|---|
JP2859360B2 (ja) | 1999-02-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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