JPH03250344A - Tlb access system - Google Patents

Abstract

PURPOSE:To increase the address conversion speed by decreasing the number of gate stages and to improve the facility of production and the profitability by reducing the number of parts in a translation lookaside buffer TLB access system by using a TLB access register and an address conversion register in common to each other. CONSTITUTION:When a logical address is converted into a real address, a selection part 2 selects an address conversion address and holds it in an address register 3. When the contents stored in a TLB 1 are written or rewritten at initialization, etc., the part 2 selects a TLB access address in place of the address conversion address and holds the selected address in the register 3. Thus both a TLB access register and an address conversion register are used in common to each other so that the parts related to these registers are deleted. In such a constitution, a TLB access system is attained with a high access speed, high facility of production, and high profitability.

Description

【発明の詳細な説明】 〔概要〕 ＴＬＢに対し、論理アドレスから実アドレスに変換する
ためのアドレス変換用アドレスまたはＴＬＢアクセス用
アドアドレスちらか一方のアドレスを指定してＴＬＢに
対するアクセスを行うＴＬＢアクセス方式に関し、 ＴＬＢＬＢアクセスジスタと、アドレス変換用レジスタ
を共用することにより、それに関連する部品を除去させ
ることにより、高速で、作成容易性、及び経済性のある
ＴＬＢアクセス方式を提供することを目的とし、 アドレス変換用アドレスまたはＴＬＢアクセス用アドア
ドレスちらか一方を選択する選択部と、当該選択部によ
り選択されたどちらか一方のアドレスを保持してＴＬＢ
に送出するアドレスレジスタとを有する構成である。[Detailed Description of the Invention] [Summary] TLB access in which the TLB is accessed by specifying either an address conversion address for converting a logical address to a real address or an address for TLB access to the TLB. Regarding the method, the purpose is to provide a TLB access method that is fast, easy to create, and economical by sharing the TLBLB access register and address translation register and eliminating related parts. , a selection section that selects either an address for address translation or an address for TLB access, and a TLB that holds either address selected by the selection section.
This configuration has an address register that sends data to the address register.

〔産業上の利用分野〕[Industrial application field]

本発明は高速に動的アドレス変換を行うＴＬＢ　（Ｔｒ
ａｎｓｌａｔｉｏｎ　Ｌｏｏｋ　ａ　５ｉｄｅ　Ｂｕｆ
ｆｅｒ；変換索引緩衝機構）アクセス方式に係り、特に
、ＴＬＢに対し、論理アドレスから実アドレスに変換す
るためのアドレス変換用アドレスまたはＴＬＢアクセス
用アドアドレスちらか一方のアドレスを指定してＴＬＢ
に対するアクセスを行うＴＬＢアクセス方式に関する。The present invention provides a TLB (Tr
anslation Look a 5ide Buf
fer (conversion index buffer mechanism) access method, in particular, the TLB is accessed by specifying either an address for address translation to convert from a logical address to a real address or an address for TLB access.
This invention relates to a TLB access method for accessing a TLB.

〔従来の技術〕[Conventional technology]

従来、第４図に示すように、ＴＬＢ４１と、当該ＴＬＢ
４１に対し、論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレス（論理アドレス）を保持す
るアドレス変換用レジスタ４３と、初期設定等の場合に
ＴＬＢ４１自体に対する書込みや書換えに用いるアドレ
スを一時保持するＴＬＢＬＢアクセスジスタ４４と、当
該アドレス変換用レジスタ４３またはＴＬＢＬＢアクセ
スジスタ４４のどちらか一方の内容を選択してＴＬＢ４
１に送出する選択部４２とを有するＴＬＢアクセス方式
である。Conventionally, as shown in FIG.
41, there is an address conversion register 43 that holds an address conversion address (logical address) for converting from a logical address to a real address, and an address conversion register 43 that temporarily holds an address used for writing or rewriting the TLB 41 itself in the case of initial settings, etc. Select the TLBLB access register 44 and the contents of either the address translation register 43 or the TLBLB access register 44 to access the TLB4.
This is a TLB access method having a selection unit 42 that sends data to the TLB.

水力式では論理アドレスを実アドレスに変換する場合に
は、選択部４２はアドレス変換用レジスタ４３を選択し
、初期設定等でＴＬＢ４１自体に書込みや書換えを行わ
せる場合には、ＴＬＢＬＢアクセスジスタ４４に保持さ
れているアドレスを選択する。In the hydraulic type, when converting a logical address into a real address, the selection unit 42 selects the address conversion register 43, and when writing or rewriting to the TLB 41 itself in initial settings etc., the selection unit 42 selects the TLBLB access register 44. Select a retained address.

〔発明が解決しようとする課題〕 ところで、従来例に係るＴＬＢアクセス方式にあっては
、論理アドレスを実アドレスに変換する場合のアドレス
変換用アドレスを保持するアドレス変換用レジスタ４３
を設けるとともに、初期設定等でＴＬＢ４１内に書き込
まれているデータの書込みまたは書換えを行う場合のア
ドレスを保持するＴＬＢＬＢアクセスジスタ４４を設け
るようにしている。[Problems to be Solved by the Invention] By the way, in the conventional TLB access method, the address translation register 43 holds an address for address translation when converting a logical address into a real address.
In addition, a TLBLB access register 44 is provided to hold an address for writing or rewriting data written in the TLB 41 during initial settings or the like.

しかし、ＴＬＢ４１の書込みや書換えを行う場合は、初
期設定時等であって、その場合にはＴＬＢ４１に対する
アクセスが行われることはなく、ＴＬＢアクセスとアド
レス変換とが競合することはない。したがって、アドレ
ス変換用アドレス及びＴＬＢアクセス用アドアドレス持
するレジスタを各々設ける必要はなく、両者のアドレス
を受ける共用レジスタを設ければ足りる。However, when writing or rewriting the TLB 41, it is done at the time of initial setting, etc. In that case, the TLB 41 is not accessed, and there is no conflict between TLB access and address translation. Therefore, it is not necessary to provide registers each having an address for address conversion and an address for TLB access, and it is sufficient to provide a shared register that receives both addresses.

そこで、本発明はＴＬＢＬＢアクセスジスタと、アドレ
ス変換用レジスタを共用することにより、それに関連す
る部品を除去させることにより、高速で、作成容易性、
及び経済性のあるＴＬＢアクセス方式を提供することを
目的としてなされたものである。Therefore, the present invention shares the TLBLB access register and the address translation register, and eliminates related parts, thereby achieving high speed, ease of production, and
The purpose of this invention is to provide an economical TLB access method.

〔課題を解決するための手段〕[Means to solve the problem]

以上の技術的課題を解決するため、本発明は第１図に示
すように、ＴＬＢ　１を有し、当該ＴＬＢ１に対し、論
理アドレスから実アドレスに変換するためのアドレス変
換用アドレスまたはＴＬＢアクセス用アドアドレスちら
か一方のアドレスを指定してＴＬＢｌに対するアクセス
を行うＴＬＢアクセス方式において、アドレス変換用ア
ドレスまたはＴＬＢアクセス用アドアドレスちらか一方
を選択する選択部２と、当該選択部２により選択された
どちらか一方のアドレスを保持してＴＬＢ　１に送出す
るアドレスレジスタ３とを有するものである。In order to solve the above technical problems, the present invention has a TLB 1 as shown in FIG. In the TLB access method in which the TLBl is accessed by specifying one of the address addresses, there is a selection section 2 that selects either the address for address translation or the address for TLB access, and the address selected by the selection section 2. It has an address register 3 that holds one of the addresses and sends it to TLB 1.

〔作用〕[Effect]

本発明に係るＴＬＢアクセス方式は次のように動作する
。The TLB access method according to the present invention operates as follows.

論理アドレスから実アドレスへのアドレス変換を行う場
合には、前記選択部２はアドレス変換用アドレスを選択
して、アドレス用レジスタ３に当該アドレスを保持させ
る。When performing address conversion from a logical address to a real address, the selection section 2 selects an address for address conversion and causes the address register 3 to hold the address.

その後、アクセス指示が当該ＴＬＢＩにあった場合には
、当該指示と同期して前記アドレスレジスタ３に保持さ
れていたアドレス変換用アドレス（論理アドレス）をＴ
ＬＢｌに送出し、該当する実アドレスが当該ＴＬＢ１か
ら出力されることになる。After that, if there is an access instruction in the TLBI, the address conversion address (logical address) held in the address register 3 is changed to T in synchronization with the instruction.
The corresponding real address will be output from the TLB1.

ここで、「論理アドレス」とはプログラマが使用するこ
とができる論理的なアドレスをいい、「実アドレス」と
は仮想記憶方式のデータ処理システムにおいて、動的ア
ドレス変換機構によって変換された後のアドレスをいう
。Here, a "logical address" refers to a logical address that can be used by a programmer, and a "real address" refers to an address after being translated by a dynamic address translation mechanism in a virtual memory data processing system. means.

一方、当該ＴＬＢ１に格納されている内容を初期設定時
等に書込みまたは書換えを行う場合には、選択部２はア
ドレス変換用アドレスの代りに、ＴＬＢアクセス用アド
アドレス択し、前記アドレスレジスタ３に当該アドレス
を保持させる。On the other hand, when writing or rewriting the contents stored in the TLB 1 at the time of initial setting, the selection unit 2 selects the address for TLB access instead of the address for address conversion, and writes it to the address register 3. The address will be retained.

その後、当該ＴＬＢ１に対してアクセス指示かあると、
当該指示と同期して、アドレスレジスタ３に保持されて
いたアドレスがＴＬＢｌに送出され、当該アドレスで指
定される位置に新たな内容が書き込まれ、または書き換
えられることになる。After that, if there is an access instruction for the TLB1,
In synchronization with this instruction, the address held in the address register 3 is sent to TLBl, and new content is written or rewritten at the position specified by the address.

〔実施例〕〔Example〕

続いて、本発明の実施例に係るＴＬＢアクセス方式を説
明する。Next, a TLB access method according to an embodiment of the present invention will be explained.

本実施例に係る方式は第２図に示すように、大きくは、
ＣＰＵを有するＬ　Ｓ　Ｉ　（Ｌａｒｇｅ　Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）チップ１０と、当該ＬＳＩｌ
０の外部に設けられた高速に論理アドレスから実アドレ
スへの変換を行うＴＬＢ　（変換索引緩衝機構）１１と
を有する。As shown in FIG. 2, the method according to this embodiment is roughly as follows:
LSI (Large Scale) with CPU
Integration) chip 10 and the LSI1
0, and a TLB (Translation Lookup Buffer) 11 that is provided outside of 0 and performs high-speed translation from a logical address to a real address.

当該チップ１０には同図に示すように、前記選択部２と
してのマルチプレクサ１２と、前記アドレスレジスタ３
としてのＴＡＢ１３と、バッファ１５．１６と、マルチ
プレクサ１８と、データ用レジスタ１７と、論理アドレ
ス等が前記ＴＬＢＩＩ内に格納されている変換索引表に
存在するか否かを判断してＴＬＢによるアドレス変換が
可能か否かを判断し、可能でない場合に、フォルト信号
を出力したり、記憶保護のために用いるプロテクション
・ＴＬＢフォルト検出回路２０と、通常のアドレス変換
モードであるか、ＴＬＢアクセス・モードであるかの指
定を行うレジスタであるＴＢＭレジスタ１４と、当該Ｔ
ＢＭレジスタ１４の指定に基づいて種々の制御信号を出
力する制御回路２１とを有するものである。さらに、前
記制御回路２１は第３図に示すように、ＡＮＤ素子２１
ａと、ＮＯＴ素子２１ｂ、２１ｄと、バッファ２１ｃと
を有するものである。As shown in the figure, the chip 10 includes a multiplexer 12 as the selection section 2 and an address register 3.
The TAB 13, the buffers 15 and 16, the multiplexer 18, the data register 17, and the logical address etc. are determined whether they exist in the conversion index table stored in the TLB II, and address conversion by the TLB is performed. If it is not possible, the protection/TLB fault detection circuit 20, which is used for outputting a fault signal or for memory protection, is in normal address translation mode or in TLB access mode. The TBM register 14, which is a register for specifying whether
The control circuit 21 outputs various control signals based on the specifications of the BM register 14. Furthermore, the control circuit 21 includes an AND element 21 as shown in FIG.
a, NOT elements 21b and 21d, and a buffer 21c.

続いて、本実施例に係るＴＬＢアクセス方式の動作を説
明する。Next, the operation of the TLB access method according to this embodiment will be explained.

前記ＴＢＭレジスタ１４に通常のアドレス変換を行わせ
るのかＴＬＢ自体に対するアクセスを行わせるのかの指
定を行う。例えば、通常のアドレス変換を行わしめる場
合には、“’０１”の値を設定する。It is specified whether the TBM register 14 is to perform normal address translation or access to the TLB itself. For example, when performing normal address conversion, a value of "'01" is set.

“０１′が指定されると、第３図に示した制御回路２１
から、バッファ２１ｃ及びＮＯＴ素子２１ｄを介して、
ＬＡＳＬ＝　　”１　”信号が出力され、ＡＮＤ素子２
１ａ及びＮＯＴ素子２１ｂを介してＴＬＢＲ３Ｌ　、Ｔ
ＬＢ　ＩＮ　、　ＴＬＢＲ３Ｌ　、　ＴＬＢＯＥ＝“１
″信号が出力され、その他の信号は０″となる。すなわ
ち、ＬＡＳＬ信号によりマルチプレクサ１２でアドレス
変換用アドレス（論理アドレス）が選択され、ＴＡＢ１
３には変換すべきアドレス変換用アドレス（論理アドレ
ス）が保持される。その際、ＴＬＢＯＥ信号がＴＬＢＩ
Ｉに入力すると、該当する実アドレスが当該ＴＬＢＩＩ
から読み出され、ＴＬＢＩＮによりバッファ１５を介し
、ＴＬＢＲ，ＳＬでマルチプレクサ１８により選択され
、ＴＤＢレジスタ１７に実アドレスが保持されることに
なる。When "01' is specified, the control circuit 21 shown in FIG.
, via the buffer 21c and the NOT element 21d,
LASL="1" signal is output and AND element 2
TLBR3L, T via 1a and NOT element 21b
LB IN, TLBR3L, TLBOE="1
"signal is output, and other signals are 0". That is, an address for address conversion (logical address) is selected by the multiplexer 12 by the LASL signal, and TAB1
3 holds an address for address translation (logical address) to be translated. At that time, the TLBOE signal becomes TLBI.
I, the corresponding real address will be added to the corresponding TLBII.
The real address is read out from TLBIN via the buffer 15, TLBR and SL are selected by the multiplexer 18, and the real address is held in the TDB register 17.

一方、ＴＬＢＩＩ自体に対するアクセスを行う場合につ
いて説明する。On the other hand, a case where access is made to TLBII itself will be explained.

ＴＬＢＩＩの読出しを行う場合には、前記ＴＢＭレジス
タ１４に対し、“１０′を入力させる。すると、バッフ
ァ２１ｃを介してＴＢＷＲ８Ｌ信号が出力されるととも
に、ＡＮＤ素子２１ａ及びＮＯＴ素子２１ｂを介しテＴ
ＬＢＩＮ、ＴＬＢＲ３Ｌ、ＴＬＢＯＥ＝ｔ（Ｉｌｌ信号
が出力されることになる。すなわち、ＴＬＢＷＲ３Ｌ＝
　’“１”信号によりマルチプレクサ１２においてＴＬ
Ｂリードアドレスが選択され、ＴＡＢレジスタ１３に保
持される。前記制御回路２１からＴＬＢＯＥ信号がＴＬ
ＢＩＩに入力すると、当該ＴＬＢＩＩから読み出された
データはＴＬＢＮ信号で開かれたバッファ１５及びＴＬ
ＢＲ３して選択されたマルチプレクサ１８を介してＴＤ
Ｂレジスタ１７に保持されることになる。When reading TLBII, "10" is input to the TBM register 14. Then, the TBWR8L signal is output via the buffer 21c, and the TBWR8L signal is output via the AND element 21a and NOT element 21b.
LBIN, TLBR3L, TLBOE=t (Ill signal will be output. In other words, TLBWR3L=
'TL at the multiplexer 12 by the "1" signal
The B read address is selected and held in the TAB register 13. The TLBOE signal from the control circuit 21 is TL
When input to the BII, the data read from the TLBII is sent to the buffer 15 opened by the TLBN signal and to the TL
TD via BR3 and selected multiplexer 18
It will be held in the B register 17.

尚、ＴＬＢＩＩから読み出されたデータはメモリアクセ
スのための物理アドレスとして送出される。また、プロ
テクション・ＴＬＢ）オルト回路２０にも送出される。Note that the data read from TLBII is sent out as a physical address for memory access. It is also sent to the protection/TLB) ortho circuit 20.

さらに、ＴＬＢＩＩにデータを書き込む場合には、前記
ＴＢＭレジスタ１４に対し、４（１１ＩＩデータを入力
させれば良い。すると、第３図に示した制御回路２１か
ら明らかなように、バッファ２１ｃを介してＴＬＢＷＲ
８Ｌ＝　”１　”信号が出力されるとともにＡＮＤ素子
２１ａを介して、ＴＬＢＷＳＬ　。Furthermore, when writing data to TLBII, it is sufficient to input 4(11II data) to the TBM register 14. Then, as is clear from the control circuit 21 shown in FIG. TLBWR
8L=“1” signal is output and TLBWSL is output via AND element 21a.

ＴＬＢＯＴ、ＴＬＢＷＳＬ、ＴＬＢＷＥ−”１　”が出
力される。TLBOT, TLBWSL, TLBWE-"1" is output.

すなわち、ＴＬＢＷＲ８Ｌ−’“１パによりマルチプレ
クサ１２でＴＬＢライトアドレスが選択され、ＴＡＢレ
ジスタ１３に保持される。また、マルチプレクサ１８に
対し、ＴＬＢＷＳＬによりＴＬＢライトデータが選択さ
れ、ＴＤＢレジスタ１７に保持される。当該データはＴ
ＬＢＷＳＬ信号により開いたバッファ１６を介してＴＬ
Ｂ　１１に送出され、ＴＬＢＩＩに制御回路２１から当
該制御ＴＬＢＷＥ信号が入力すると、前記ＴＤＢレジス
タ１７に保持されたデータが書き込まれることになる。That is, the TLB write address is selected by the multiplexer 12 by the TLBWR8L-'1 parameter and held in the TAB register 13. Also, TLB write data is selected by the TLBWSL for the multiplexer 18 and held in the TDB register 17. .The data is T
TL via the buffer 16 opened by the LBWSL signal.
When the control TLBWE signal is sent to TLBII and input from the control circuit 21 to TLBII, the data held in the TDB register 17 is written.

尚、以上の説明ではＴＬＢＩＩはＬＳＩチップ１０の外
部に設けられているとしたが、必ずしも外部に設けなく
ても、当該チップ１０に組み込んでも良い。In the above description, TLBII is provided outside the LSI chip 10, but it does not necessarily need to be provided outside, and may be incorporated into the chip 10.

また、第３図に示した信号の値の取り方は必ずしも当該
場合に限られることはない。Furthermore, the method of taking the signal values shown in FIG. 3 is not necessarily limited to the above case.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明はＴＬＢアクセス用レジス
タと、アドレス変換用レジスタを共用することにより、
それに関連する部品を除去させるようにしている。As explained above, the present invention shares the TLB access register and the address translation register, so that
We are trying to remove parts related to it.

したがって、ゲート段数の削減によるアドレス変換の高
速化を図ることができるとともに、部品点数の削減によ
る、作成容易性、及び経済性のあるＴＬＢアクセス方式
を提供することができる。Therefore, it is possible to speed up address conversion by reducing the number of gate stages, and to provide a TLB access method that is easy to create and economical by reducing the number of parts.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は実施例に係る制御回路を示す図
、第４図は従来例に係るブロック図である。FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of an embodiment, FIG. 3 is a diagram showing a control circuit of the embodiment, and FIG. 4 is a block diagram of a conventional example.

Claims (1)

【特許請求の範囲】 ＴＬＢ（１）に対し、論理アドレスから実アドレスに変
換するためのアドレス変換用アドレスまたはＴＬＢアク
セス用アドレスのどちらか一方のアドレスを指定してＴ
ＬＢ（１）に対するアクセスを行うＴＬＢアクセス方式
において、 アドレス変換用アドレスまたはＴＬＢアクセス用アドレ
スのどちらか一方を選択する選択部（２）と、 選択部（２）により選択されたどちらか一方のアドレス
を保持してＴＬＢ（１）に送出するアドレスレジスタ（
３）とを有することを特徴とするＴＬＢアクセス方式。[Claims] Specifying either an address conversion address or a TLB access address for converting a logical address to a real address for TLB (1),
In a TLB access method that accesses LB (1), a selection unit (2) selects either an address for address translation or an address for TLB access, and one of the addresses selected by the selection unit (2). Address register (
3) A TLB access method comprising: