JPH0348344A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To attain the fast data processing of a semiconductor integrated circuit by providing the integrated circuit with first in first out(FIFO) memories belonging to the same address space as that of random access memories (RAMs). CONSTITUTION:Since a digital signal processor (DSP) is provided with the FIFO in addition to the RAM, plural bits can be simultaneously read/written only by one address and the data processing speed can be improved. Since the ARAM and the input FIFO are mapped in the same address space as the BRAM and the output FIFO, data can be inputted/outputted by a transfer instruction similar to that of the RAMs. Since the I/O FIFO memores are mapped in the same access space as the ARAM and BRAN in the DSP including the ARAM and BRAN for I/O data, the fast processing of much data for image processing is attained.

Description

【発明の詳細な説明】 〔発明の櫃要〕 デジタルシグナルプロセッサ（ＤＳＰ）と呼ばれる半導
体集積回路に関し、 一層の高速データ処理が可能であり、命令の種類の増加
をもたらすこともないＤＳＰを提供することを目的とし
、 ランダムアクセスメモリおよび演算ユニットを備え、デ
ジタルシグナルプロセッサを構戒する半導体集積回路に
おいて、該ランダムアクセスメモリと同一のアドレス空
間に属するファーストインファーストアウトメモリを設
けた構戒とする。[Detailed Description of the Invention] [Summary of the Invention] Regarding a semiconductor integrated circuit called a digital signal processor (DSP), an object of the present invention is to provide a DSP that is capable of higher-speed data processing and does not require an increase in the number of instructions. For this purpose, a semiconductor integrated circuit including a random access memory and an arithmetic unit and a digital signal processor is provided with a first-in-first-out memory belonging to the same address space as the random access memory.

〔産業上の利用分野〕[Industrial application field]

本発明は、デジタルシグナルプロセッサ（ＤＳＰ）と呼
ばれる半導体集積回路に関する。The present invention relates to a semiconductor integrated circuit called a digital signal processor (DSP).

ベクトルデータの積和演算など、多・量のデータを高速
に演算するのにＤＳＰが使われる。DSP is used to perform high-speed calculations on large amounts of data, such as product-sum operations on vector data.

〔従来の技術〕[Conventional technology]

第７図にＤＳＰの一部を示す。図示のようにこれはアド
レス演算部、ランダムアクセスメモリ（ＲＡＭ）　、演
算部、デコーダ部、内部ハスＩＢＵＳ，Ｉ／Ｏインタフ
ェース部などを備え、この他にも図示しないがクロック
発生部、シーケンス制御部、特殊（モード、マスクなど
〉レジスタ、デバック制御部、外部ＲＡＭ制御部などを
備える。FIG. 7 shows a part of the DSP. As shown in the figure, this includes an address calculation section, a random access memory (RAM), a calculation section, a decoder section, an internal bus IBUS, an I/O interface section, etc. In addition, although not shown, it also includes a clock generation section and a sequence control section. , special (mode, mask, etc.) registers, debug control section, external RAM control section, etc.

アドレス演算部のＡＡＬ［ＩＯ　，　ＡＡＬＵＩは演算
ユニソト、ＢＯ，ＸＯ、Ｂ　１　，　　Ｘ　１　．　　
ＤＰＲＡ，　　ＤＰＲＢは演算対象データおよび演算結
果データのレジスタであり、また演算部のＰ−ＡＬＵは
演算ユニット、ＡＲＥＧ，ＢＲＥＧ，　ＤＲｆ！Ｇは演
算対象データおよび演算結果データのレジスタであり、
ＯＶＭ　（オーバフローモード）　、ＵＮＭ　（アンダ
フローモード）・・・・・・は制御フラグである。内部
ＲＡＭにはＡＲＡＭとＢＲＡＭがあり、前者は入力用、
後者は出力用である。AAL[IO, AALUI of the address calculation unit are arithmetic units, BO, XO, B 1 , X 1 .
DPRA and DPRB are registers for operation target data and operation result data, and P-ALU of the operation section is an operation unit, AREG, BREG, DRf! G is a register for calculation target data and calculation result data,
OVM (overflow mode), UNM (underflow mode), etc. are control flags. Internal RAM includes ARAM and BRAM, the former is for input,
The latter is for output.

なおＶＳＭはバーチャルシフト領域レジスタ、ＴＢＡは
テーブルアドレスレジスタ、ＤＰＲＡとＤＰＲＢはＡＲ
ＡＭとＢＲＡＭのアドレスデータポインタ、ＳＰは割込
時退避先アドレス指定レジスタである。Note that VSM is a virtual shift area register, TBA is a table address register, and DPRA and DPRB are AR
The address data pointers of AM and BRAM, and SP are registers for specifying the address to save at the time of interrupt.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

画像処理用のＤＳＰなどでは多数ビットをワード単位で
処理する必要が生じている。しかし内部ＲＡＭは１アド
レス１ビットであるので、複数（ｎ例えば３２）ビット
からなるワードを該ＲＡＭへりード／ライトするには該
ＲＡＭを複数＜ｎ）回アクセスしなければならず、高速
性に欠ける。In image processing DSPs and the like, it is necessary to process a large number of bits in units of words. However, since the internal RAM has one address and one bit, in order to read/write a word consisting of multiple (n, for example, 32) bits to the RAM, the RAM must be accessed multiple <n) times, which reduces the speed. It lacks.

この点ファーストインファーストアウト（ＰＩＦＯ）メ
モリはｌアドレス複数ビットであるから、該複数ビット
を処理単位の上記ワードのピント数ｎ例えば３２に合わ
せておけば、アクセスは１回で済み、高速動作可能にな
る。しかしｐｒｐｏメモリのアドレスを内部ＲＡＭのア
ドレス空間とは別のアドレス空間のものにすると、転送
命令を別のものにする必要があり、命令の＠類が増加す
る。In this respect, first-in-first-out (PIFO) memory has l address multiple bits, so if the multiple bits are matched to the number of focuses of the word in the processing unit, n, for example, 32, access is only required once, and high-speed operation is possible. become. However, if the address of the prpo memory is set in an address space different from the address space of the internal RAM, it is necessary to use a different transfer command, and the number of @ commands increases.

本発明はか＼る点を改善し、一層の高速データ処理が可
能であり、命令の種類の壇加をもたらすこともないＤＳ
Ｐを提供することを目的とするものである。The present invention improves these points, enables higher-speed data processing, and does not require an increase in the number of types of instructions.
The purpose is to provide P.

〔課題を解決するための手段〕[Means to solve the problem]

第１図に示すように本発明ではＤＳＰにＲＡＭと共にＦ
ＩＦＯメモリを設け、このＦＩＦＯメモリのアドレスは
ＲＡＭのアドレス空間内にあるようにする。As shown in FIG. 1, in the present invention, the DSP includes an F
An IFO memory is provided, and the address of this FIFO memory is within the address space of the RAM.

第１図ではＲＡＭはＡＲＡＭとＢＲＡＭからなり、前者
は入力用、後者は出力用である。入力用ＲＡＭのアドレ
ス空間はｏｏｏｏ〜ＯＩＦＦで、このうちのｏｏｏｏ〜
００ＦＦをＡＲＡＭが、０１００〜ＯＩＯＦを入力用Ｆ
ＩＦＯが占め、残りの０１１０〜ＯＩＦＦはリザーブ用
である。出方用ＲＡＭのアドレス空間は００００−　０
２０Ｆで、そのうちの００００　〜ＯＩＦＦをＢＲＡＭ
が占め、０２００Ｎ０２０Ｆを出カ用ＦＩＦＯが占める
。In FIG. 1, the RAM consists of ARAM and BRAM, the former for input and the latter for output. The input RAM address space is oooo~OIFF, of which oooo~
00FF for ARAM, 0100~OIOF for input F
IFO is occupied, and the remaining 0110 to OIFF are reserved. The address space of the output RAM is 0000-0.
At 20F, 0000 ~OIFF of them are BRAM
0200N020F is occupied by the output FIFO.

ＲＡＭ全体ノアトレス空間は００００−　０４０Ｆテ、
このうち（７）　００００−　００ＦＦを入力用（７）
　ＡＲＡＭが、０２００−０３ＦＦを出力用のＢＲＡＭ
が、また０１００−　０１０Ｆを入方用ＦＩＦＯが、０
４００〜０４０Ｆを出方用ＦＩＦＯが占める。The entire RAM notress space is 0000-040Fte,
Among these, (7) for inputting 0000-00FF (7)
ARAM is BRAM for outputting 0200-03FF
However, the FIFO for entering 0100-010F is 0.
The output FIFO occupies 400F to 040F.

〔作　用〕[For production]

このように本発明ではＤＳＰはＲＡＭの他にＦＩＦＯを
備えるので、１アドレスで複数ビットを同時にリード／
ライトすることができ、データ処理速度の向上を図るこ
とができる。In this way, in the present invention, the DSP is equipped with a FIFO in addition to the RAM, so it is possible to simultaneously read/read multiple bits with one address.
data processing speed can be improved.

また第１図に示すようにＡＲＡＭと入力ＦＩＦＯ及びＢ
Ｒ静と出力ＦＩＦＯは同一アドレス空間にマッピングさ
れているため、ＲＡＭと同様の転送命令によりデータの
人出力を行なうことができる。In addition, as shown in Figure 1, ARAM, input FIFO and B
Since the output FIFO and the output FIFO are mapped to the same address space, data can be output using a transfer command similar to that for RAM.

〔実施例〕〔Example〕

第２図に本発明の実施例を示す。第７図と比較すれば明
らかなように第７図のＲＡＭ部が第２図ではＡＲＡＭ，
入力用（　１　−’）　ＰＩＦＯＳＢＲＡＭ、出力用（
０−）　ＦＩＦＯニなッテイる。Ｉ−ＦＩＦＯはＡＲＡ
Ｍ空間ニマソピングされ、０−ＦＩＦＯはＢＲＡＭ空間
にマッピングされる．他は第７図と同じである。FIG. 2 shows an embodiment of the present invention. As is clear from a comparison with Fig. 7, the RAM section in Fig. 7 is ARAM in Fig. 2,
For input (1 -') PIFOSBRAM, for output (
0-) FIFO input. I-FIFO is ARA
The M space is nimasoped and the 0-FIFO is mapped to the BRAM space. Others are the same as in FIG. 7.

第３図にＦＩＦＯメモリの要部回路構戒を示す。図示の
ように入力用ＦＩＦＯＩ　Ｏにはそのコントローラ１１
が設けられ、また出力回路には該ＦＩＦＯの出カデータ
の同期化用フリソブフロップ１２、出力データ選択用の
マルチプレクサ１３が設けられる。FIG. 3 shows the main circuit structure of the FIFO memory. As shown in the figure, the input FIFO I O has its controller 11.
The output circuit is provided with a Frisov flop 12 for synchronizing the output data of the FIFO and a multiplexer 13 for selecting output data.

同様に出力用ＦＩＦＯ２　０にはそのコントローラ２１
が設けられ、出力回路には同期化用のフリップフロップ
２２、出力データ選択用のマルチプレクサ２３が設けら
れる。ＦＩＦＯは本例ではｌ６ワード、３２ビット／ワ
ードである。マルチプレクサ１３は信号ＩＰＡＣが″０
１のときＦＩＦＯＩ　Ｏのデータを選択し、信号ＩＦＡ
Ｃが“１″のときＡ　Ｒ　Ａ　？Ｉ　ＩＪ−ドデータＡ
ＲＤ３１〜００を選択する。またマルチブレクサ２３は
信号ＥＡＣＳが“１”のとき拡張バス上のデータＢＡ３
　１〜００を選択し、′０”のときはＰＩＦＯ２０のデ
ータを選択する。１４．２５はバス出力制御テ、前者は
信号ＸＡＯＴ＝　０　，　ＸＩＦＲＥ＝　０のときイネ
ーブル、後者はＥＡＣＳ．ＥＲＷ＝　Ｏのとき（拡張Ｒ
ＡＭからのリード時）イネープルになる。Similarly, output FIFO 2 0 has its controller 21
The output circuit is provided with a flip-flop 22 for synchronization and a multiplexer 23 for selecting output data. The FIFO is 16 words, 32 bits/word in this example. The multiplexer 13 has a signal IPAC of “0”.
When it is 1, the data of FIFOI O is selected and the signal IFA
When C is “1”, A R A? I IJ-do data A
Select RD31-00. In addition, the multiplexer 23 outputs data BA3 on the expansion bus when the signal EACS is "1".
1 to 00 is selected, and when it is '0', the data of PIFO20 is selected. 14.25 is the bus output control Te, the former is enabled when the signal XAOT = 0, XIFRE = 0, the latter is enabled when the signal XAOT = 0, XIFRE = 0. When (extended R
When read from AM) becomes enabled.

第４図ｔａ）に入力用ＦＩＦＯＩ　Ｏのデータ取込み動
作を示す。図示のように入力用ＦＩＦＯは、コントロー
ラ１１に入力するライト信号Ｗｌの立上りで入力データ
ＤＩ３１〜００を取込む。但しデータの取込みは、入力
用ＦＩＦＯのフル／非フル信号ＸＦＦＩが“ｌ”　（非
フル）のときのみで、ＸＦＦＩが″Ｏ″　（フル）のと
きは取込まない（ａ，ｂは取込むが、Ｃは取込まない）
。FIG. 4 (ta) shows the data fetching operation of the input FIFO I O. As shown in the figure, the input FIFO takes in input data DI31 to DI00 at the rising edge of the write signal Wl input to the controller 11. However, data can only be imported when the input FIFO full/non-full signal However, C is not imported)
.

入力用ＦＩＦＯに取込んだデータはコア（　Ｃｏｒｅ）
　ＤＳＰより転送命令で読み出すことができる。読出し
にはＭＯＶ命令などを用い、アドレスは０１００〜０１
０Ｆとする。但し、入力用ＦＩＦＯにデータが書き込ま
れる前に読出し命令があればＤＳＰはウェイト（Ｗａｉ
ｔ）状態になり、入力用ＦＩＦＯにデータが書き込まれ
信号Ｆ１７が“Ｏ”になるまでその状態が続く。このウ
ェイトになる点を除くと、入力ｐｒｐｏはＡＲＡＭと同
様なイメージでアクセスできる。The data imported into the input FIFO is stored in the core (Core).
It can be read from the DSP using a transfer command. Use MOV command etc. for reading, address is 0100-01
Set it to 0F. However, if there is a read command before data is written to the input FIFO, the DSP will wait.
t) state, and this state continues until data is written into the input FIFO and the signal F17 becomes "O". Except for this weight, input prpo can be accessed in the same way as ARAM.

第４図（ｂ）にこのコアＤＳＰ（！：のインタフェース
を示す。読出しはクロックＸＳＣＫで行なわれ、プログ
ラムカウンタＰＣはこれを計数して計数値をｎ，ｆｉ＋
１，ｆｉ＋２，・・・・・・とする。人力用ＦＩＦＯの
読出しデータＦＯ３１〜００はフリップフロップ１２、
マルチプレクサ１３を通って拡張バス上のデータＡＲ３
１〜ＯＯとして出て行く。信号ＦＩＴが″１″のときウ
ェイトになる。本例ではｎ，ｎ＋１ではＮＯ　Ｗａｉｔ
であるがｎ＋２ではＷａｉｔになり、インバリッド部（
斜線を付して示す）が生じる。FIG. 4(b) shows the interface of this core DSP (!:). Reading is performed using the clock XSCK, and the program counter PC counts this and converts the counted value to
1, fi+2,... The read data FO31 to FO00 of the manual FIFO is a flip-flop 12,
Data AR3 on the expansion bus through multiplexer 13
Go out as 1~OO. When the signal FIT is "1", it becomes a wait state. In this example, NO Wait for n and n+1
However, at n+2, it becomes Wait, and the invalid part (
(shown with diagonal lines) occurs.

第５図（ａ）に出力用ＦＩＦＯのコアＤＳＰとのインタ
フェースを示す。出力用ＦＩＦＯにはコアＤＳＰよりＭ
ＯＶ命令などでデータを書き込むことが可能であり、ア
ドレスはＢＲＡＭの０２００〜０２０ＦまたはＩＲＡＭ
の０４００〜０４０Ｆを用いる。但し出力用ＦＩＦＯが
フルの状態のときに書き込み命令があるとＤＳＰはウェ
イトの状態になり、出力用ＦＩＦＯがフルでなくなるま
で（Ｆ２０＝０になるまで）その状態が続く。図ではア
ドレスｎについてはＮＯ　Ｗａｉｔで拡張バス上のデー
タＢＡ３１〜００が書き込まれるが、ｎ＋１ではＦ２０
＝ｌでーａｆｔになり０それが０に戻って書き込みが行
なわれる。この出力用ＦＩＦＯは、フルのときにアクセ
スするとＤＳＰがーａｉｔ状態になる以外は、ＢＲＡＭ
と同様なイメージでアクセスできる。FIG. 5(a) shows the interface between the output FIFO and the core DSP. The output FIFO has M from the core DSP.
It is possible to write data using the OV command, etc., and the address is 0200-020F of BRAM or IRAM.
0400-040F is used. However, if a write command is received when the output FIFO is full, the DSP enters a wait state, and this state continues until the output FIFO is no longer full (until F20=0). In the figure, data BA31-00 on the expansion bus is written with NO Wait for address n, but F20 is written at address n+1.
=l becomes -aft, then returns to 0, and writing is performed. This output FIFO is a BRAM
It can be accessed with a similar image.

第５図（ｂｌに示すように、出力用ＦＩＦＯにデータが
書き込まれるとＸＥＦＯ信号が１．０を繰り返し（クロ
ック発生）、データがない空のときはκＥＦＯはＯのま
＼となる。ＸＥＦＯ信号にクロックが発生されたときは
出力用ＦＩＦＯは読出し可能であり（ＤＢ３１〜００に
は出力ＦＩＦＯの出力データが出力されている）、第５
図（Ｃｌに示すように出力用ＦＩＦＯリード信号ＲＯの
立上りで外部に次のデータＤＢ３１〜００を読み出すこ
とができる。As shown in Figure 5 (bl), when data is written to the output FIFO, the XEFO signal repeats 1.0 (clock generation), and when there is no data, κEFO remains at 0.XEFO signal When the clock is generated, the output FIFO can be read (the output data of the output FIFO is output to DB31 to 00),
As shown in FIG.

入／出力用ＰＩＦＯＩ　０，　　２　０は第６図に示す
ようにＲＡＭとポインタで構戒する。ＦＩＦＯに与えら
れる１６個のアドレスは、この１ワード３２ビット、ｌ
６ワード、のＲＡＭの各ワードを指定する。The input/output PIFOIs 0 and 20 are configured with RAM and pointers as shown in FIG. The 16 addresses given to the FIFO are 1 word, 32 bits, l
6 words, each word of the RAM is specified.

ポインタは具体的にはカウンタであり、その計数値が入
／出力（書込み／続出し）デコーダに入り、ＲＡＭのワ
ード線選択を行なう。Specifically, the pointer is a counter, and its count value is input to an input/output (write/continuation) decoder to select a word line of the RAM.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、入出力データに対
してＡＲＡＭ、ＢＲＡＭがあるＤＳＰに、そのＡＲＡＭ
，　ＢＲＡＭと同一アクセス空間にマッピングされた入
出力ＦＩＦＯを設けたので、画像処理などにおける多量
のデータの高速処理が可能になる利点が得られる．As explained above, according to the present invention, in a DSP that has ARAM and BRAM for input/output data, the ARAM
, Since the input/output FIFO is mapped to the same access space as the BRAM, it has the advantage of enabling high-speed processing of large amounts of data in image processing and the like.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理説明図、 第２図は本発明の実施例を示すブロック図、第３図はＦ
ＩＦＯ制御回路のブロック図、第４図は入力用ＦＩＦＯ
動作説明図、 第５図は出力用ＦＩＦＯの動作説明図、第６図は入／出
用ＦＩＦＯの構戒説明図、第７図はＤＳＰの一部を示す
ブロック図である。 第１図の００００〜ＯＩＦＦは入力用ＲＡＭのアドレス
空間、 ００００〜０２０Ｆは出力用ＲＡＭのアドレス空間であ
る。 出 願 人 守 士 通 株 式 会 社Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block diagram showing an embodiment of the present invention, and Fig. 3 is an F
Block diagram of IFO control circuit, Figure 4 shows input FIFO
FIG. 5 is an explanatory diagram of the operation of the output FIFO, FIG. 6 is an explanatory diagram of the structure of the input/output FIFO, and FIG. 7 is a block diagram showing a part of the DSP. In FIG. 1, 0000 to OIFF is the address space of the input RAM, and 0000 to 020F is the address space of the output RAM. Applicant: Moritsu Co., Ltd.

Claims (1)

【特許請求の範囲】[Claims] １、ランダムアクセスメモリ（ＲＡＭ）および演算ユニ
ット（ＡＬＵ）を備え、デジタルシグナルプロセッサを
構成する半導体集積回路において、該ランダムアクセス
メモリと同一のアドレス空間に属するファーストインフ
ァーストアウト（ＦＩＦＯ）メモリを設けたことを特徴
とする半導体集積回路。1. In a semiconductor integrated circuit comprising a random access memory (RAM) and an arithmetic unit (ALU) and constituting a digital signal processor, a first-in-first-out (FIFO) memory belonging to the same address space as the random access memory is provided. A semiconductor integrated circuit characterized by: