JPH03288241A - Register device - Google Patents
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- JPH03288241A JPH03288241A JP2089502A JP8950290A JPH03288241A JP H03288241 A JPH03288241 A JP H03288241A JP 2089502 A JP2089502 A JP 2089502A JP 8950290 A JP8950290 A JP 8950290A JP H03288241 A JPH03288241 A JP H03288241A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサを用いたシステムのデ
バッグを支援するマイクロプロセッサ内部のレジスタ装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a register device inside a microprocessor that supports debugging of a system using a microprocessor.
〔従来の技術〉
第５図はレジスタ内蔵型のマイクロプロセッサの構成を
説明するブロック図であり、１はマイクロプロセッサ内
部バス（Ｘバス）で、第１のレジスタ群４にデータの書
込みおよび読出しに使用され、ＡＬＵ５１．制御部５２
．第１のレジスタ群４に接続されている。２はマイクロ
プロセッサ内部バス（Ｙバス）で、第１のレジスタ群４
（レジスタ４−１〜４−Ｎから構成される）からデータ
を読み出しの際に使用される。[Prior Art] FIG. 5 is a block diagram illustrating the configuration of a microprocessor with built-in registers. Reference numeral 1 denotes a microprocessor internal bus (X bus), which is used to write and read data in the first register group 4. used, ALU51. Control unit 52
．． It is connected to the first register group 4. 2 is a microprocessor internal bus (Y bus), and the first register group 4
It is used when reading data from (consisting of registers 4-1 to 4-N).
第６図は、第５図に示したレジスタ群４の要部構成を説
明する概要図である。FIG. 6 is a schematic diagram illustrating the main part configuration of the register group 4 shown in FIG. 5.
図において、３は前記マイクロプロセッサ内部バス１か
らマイクロプロセッサ内部バス２への人出力データを示
し、５は前記レジスタ群４からマイクロプロセッサ内部
バス２への出力データである。In the figure, 3 indicates human output data from the microprocessor internal bus 1 to the microprocessor internal bus 2, and 5 indicates output data from the register group 4 to the microprocessor internal bus 2.
第７図は、３４６図に示したレジスタ群４中の１つのレ
ジスタの論理構成を説明する論理図である。FIG. 7 is a logic diagram illustrating the logical configuration of one register in the register group 4 shown in FIG. 346.
この図において、６はトランスミッションゲートで、ラ
ッチ１０へのデータの書き込みを行う。In this figure, reference numeral 6 denotes a transmission gate, which writes data into the latch 10.
７はラッチを構成するインバータ、８は帰還用インバー
タ、９は前記インバータ８の帰還を制御するトランスミ
ッションゲート、１０はインバータ７．８とトランスミ
ッションゲート９で形成されるラッチ、１１．１２はラ
ッチ１０のデータをマイクロプロセッサ内部バス１に読
み出すためのトランスミジョンゲート、１３．１４はラ
ッチ１゜のデータをマイクロプロセッサ内部バス２に読
み出すためにトランスミッションゲート、１５は前記１
０にデータを書き込むための制御信号、１６は前記制御
信号１５の反転信号であり、ラッチ１０に書き込まれた
データを確定させるための制御信号、１７は前記ラッチ
１０のデータをマイクロプロセッサ内部バス１に読み出
すための＊Ｊａ信号、１８は前記ラッチ１ｏのデータを
マイクロプロセッサ内部バス２に読み出すための制御信
号である。7 is an inverter that constitutes a latch; 8 is a feedback inverter; 9 is a transmission gate that controls feedback of the inverter 8; 10 is a latch formed by the inverter 7.8 and transmission gate 9; 11.12 is the latch 10; A transmission gate 13.14 reads data from the latch 1 to the microprocessor internal bus 2; 15 refers to the transmission gate 13;
16 is an inverted signal of the control signal 15 and is a control signal for determining the data written in the latch 10. 17 is a control signal for writing data in the latch 10 to the microprocessor internal bus 1. The *Ja signal 18 is a control signal for reading the data of the latch 1o onto the microprocessor internal bus 2.
次に、第６図、第７図に示したレジスタ群４を内蔵する
マイクロプロセッサにおけるシステムのデバッグ処理動
作について説明する。Next, the debugging operation of the system in the microprocessor incorporating the register group 4 shown in FIGS. 6 and 7 will be described.
先ず、マイクロプロセッサ内部バス１上のデータは、制
御信号１５がアクティブになることによって、トランス
ミッションゲート６より入力され、インバータ７．８の
状態を決定する。制御信号１５がインアクティブになっ
た場合、トランスミッションゲート６が閉じ、同時に制
御信号１６がアクティブになりトランスミッションゲー
ト９が開き、インバータ７．８で形成されるラッチ１０
にデータが蓄えられる。First, data on the microprocessor internal bus 1 is input from the transmission gate 6 by activation of the control signal 15, which determines the state of the inverter 7.8. If the control signal 15 becomes inactive, the transmission gate 6 closes, and at the same time the control signal 16 becomes active and the transmission gate 9 opens and the latch 10 formed by the inverter 7.8
Data is stored in .
また、蓄えられたデータをマイクロプロセッサ内部バス
１に読み出す場合は、制御信号１７をアクティブにする
ことによってトランスミジョンゲート１１．１２を経由
して蓄えられたデータを出力することができる。同様に
マイクロプロセッサ内部バス２に読み出す場合は、制御
信号１８をアクティブにすることによってトランスミッ
ションゲート１３．１４を経由して蓄えられたデータを
出力することができる。Further, when reading the stored data to the microprocessor internal bus 1, the stored data can be outputted via the transmission gates 11 and 12 by activating the control signal 17. Similarly, when reading to the microprocessor internal bus 2, the stored data can be output via the transmission gates 13, 14 by activating the control signal 18.
従って、上記のハードウェアを用いた場合、マイクロプ
ロセッサを用いたシステムをデバッグする際においては
、マイクロプロセッサの各レジスタの内容をトランスミ
ッションゲート１１．１２もしくはトランスミッション
ゲート１３，１４を経由し、マイクロプロセッサ内部バ
ス１．２に読み出し、さらにマイクロプロセッサの外部
に読み出すことによって、マイクロプロセッサの内部状
態を外部で判断することができる。Therefore, when using the above hardware, when debugging a system using a microprocessor, the contents of each register of the microprocessor are passed through the transmission gates 11 and 12 or transmission gates 13 and 14, and By reading onto bus 1.2 and further reading outside the microprocessor, the internal state of the microprocessor can be determined externally.
このように、従来のレジスタ装置においても、マイクロ
プロセッサの内部レジスタの情報を外部に読み出すこと
により、マイクロプロセッサの内部状態を判断し、マイ
クロプロセッサを用いたシステムのデバッグを行うこと
ができる。しかしながらレジスタに蓄えられているのは
、マイクロプロセッサが動作しているその時点のレジス
タ情報のみであり、過去のレジスタ情報は蓄えられてい
ない。従って、コントロールレジスタ等のようにマイク
ロプロセッサの動作によって常に書き換えられているレ
ジスタに関しては、デバッグの対象となる情報を読み出
すことができない場合もあり、デバッグ情報として十分
なものではなかった。In this way, even in the conventional register device, by reading out the information in the internal registers of the microprocessor, the internal state of the microprocessor can be determined, and a system using the microprocessor can be debugged. However, what is stored in the registers is only the register information at the time the microprocessor is operating, and past register information is not stored. Therefore, with respect to registers such as control registers that are constantly rewritten by the operation of the microprocessor, the information to be debugged may not be read out, and the information is not sufficient as debugging information.
従来のレジスタ装置は上記のように構成されているので
、内部に蓄えているレジスタ情報が唯一１世代のみであ
り、また、マイクロプロセッサの動作によって、または
マイクロプロセッサを動作させるために内部のレジスタ
の値は常に書き換えられており、デバッグの際にスタッ
クに読み出されるレジスタ情報は、その時点のレジスタ
情報のみであり、過去のレジスタ情報を読み出すことは
不可能である。また、ソフトウェアによって逐次レジス
タの内容を外部のスタックに読み出すことによって、過
去のレジスタ情報を蓄えることも可能であるが、リアル
タイムなデバッグを行うことはできないという問題点が
あった。Since the conventional register device is configured as described above, the register information stored internally is only one generation, and the internal register information is changed by the operation of the microprocessor or in order to operate the microprocessor. Values are constantly being rewritten, and the register information that is read onto the stack during debugging is only the register information at that time, and it is impossible to read past register information. Furthermore, it is possible to store past register information by sequentially reading register contents to an external stack using software, but there is a problem in that real-time debugging is not possible.
このように、従来のレジスタ装置は動作時の情報を蓄え
ているだけであり、過去の情報を蓄える機能を含んでい
ない。言い替えれば、マイクロブロセッサの動作によっ
て、またはマイクロプロセッサを動作させるために内部
のレジスタの値は常に書き換えられており、レジスタに
蓄えられているは、マイクロプロセッサが動作している
その時点のレジスタ情報のみである。従って、マイクロ
プロセッサを用いたシステムのデバッグを内部レジスタ
の情報によって行うには、充分、かつ有効な情報を得る
ことができない等の重大な問題点があった。As described above, the conventional register device only stores information during operation, and does not include a function to store past information. In other words, the values of internal registers are constantly being rewritten by the operation of the microprocessor or in order to operate the microprocessor, and the register information stored in the registers is the register information at the time the microprocessor is operating. Only. Therefore, when debugging a system using a microprocessor using the information in the internal registers, there are serious problems such as the inability to obtain sufficient and effective information.
この発明は、上記の問題点を解決するためになされたも
ので、過去のレジスタ情報を蓄積することにより、現在
のレジスタ情報と過去のレジスタ情報のそれぞれを選択
的にマイクロプロセッサの外部に読み出すことが可能な
レジスタ装置を得ることを目的とする。This invention was made to solve the above problems, and by storing past register information, it is possible to selectively read out each of the current register information and the past register information to the outside of the microprocessor. The purpose of this invention is to obtain a register device that is capable of
この発明に係るレジスタ装置は、第１のレジスタに対す
るデータ書き込み毎に第１のレジスタに蓄積されていた
レジスタ情報を順次シフトしながら蓄える第２のレジス
タと、マイクロプロセッサにより構築されるシステムの
デバッグ時に、入力される読出し制御信号に基づいて第
２のレジスタまたは第１のレジスタに蓄積されたいずれ
かのレジスタ情報をマイクロプロセッサの外部に対して
選択的に読み出す制御手段とを設けたものである。The register device according to the present invention includes a second register that sequentially shifts and stores register information stored in the first register every time data is written to the first register, and , and control means for selectively reading register information stored in the second register or the first register to the outside of the microprocessor based on an input read control signal.
この発明においては、第１のレジスタに対してデータ書
き込みアクセスが発生すると、第１のレジスタに対する
データ書き込み毎に、第２のレジスタに対して第１のレ
ジスタに蓄積されていたレジスタ情報が順次シフトされ
ながら蓄えられて行く。この時、入力される読出し制御
信号に基づいて制御手段が第２のレジスタまたは第１の
レジスタに蓄積されたいずれかのレジスタ情報をマイク
ロプロセッサの外部に対して選択的に読み出させ、マイ
クロプロセッサの過去または現在の内部状態をデバッグ
することが可能となる。In this invention, when a data write access occurs to the first register, the register information stored in the first register is sequentially shifted to the second register every time data is written to the first register. It is being stored as it is being used. At this time, the control means selectively reads either the register information stored in the second register or the first register to the outside of the microprocessor based on the input read control signal, and It becomes possible to debug the past or current internal state of the .
〔実施例）
Ｓ１図はこの発明の一実施例を示すレジスタ装置の構成
を説明するブロック図であり、第６図と同一のものには
同じ符号を付しである。[Embodiment] FIG. S1 is a block diagram illustrating the configuration of a register device showing an embodiment of the present invention, and the same components as in FIG. 6 are given the same reference numerals.
図において、１９は第１のレジスタ群４から第２のレジ
スタ群２０へのデータ、２０はシフトレジスタから構成
される第２のレジスタ群で、レジスタ２０−１〜２０−
Ｎから構成される。３７は前記第２のレジスタ群２０か
らマイクロプロセッサ内部バス１への出力データ、３８
は前記第２のレジスタ群２０からマイクロプロセッサ内
部バス２への出力データである。In the figure, 19 is data from the first register group 4 to the second register group 20, 20 is a second register group consisting of shift registers, and registers 20-1 to 20-
Consists of N. 37 is output data from the second register group 20 to the microprocessor internal bus 1; 38
is the output data from the second register group 20 to the microprocessor internal bus 2.
第２図は、第１図に示したレジスタ装置中の１つのレジ
スタとシフトレジスタとの論理構成を説明する論理ブロ
ック図であり、第１図、第６図。FIG. 2 is a logical block diagram illustrating the logical configuration of one register and a shift register in the register device shown in FIG. 1, and FIG.
第７図と同一のものには同じ符号を付しである。Components that are the same as those in FIG. 7 are given the same reference numerals.
図において、２１は第１のレジスタ群４からのデータを
第２のレジスタを形成するシフトレジスタの１段目のラ
ッチ２５に書き込むためのトランスミッションゲート、
２２．２７はラッチを形成するインバータ、２３．２８
はラッチを形成する帰還用インバータ、２４．２９は帰
還用インバータ２３，２８を制御するトランスミッショ
ンゲート、２５はシフトレジスタを形成する１段目のラ
ッチ、２６は１段目のラッチ２５から２段目のラッチ３
ｏへのシフト動作を行うためのトランスミッションゲー
ト、３０はシフトレジスタを形成する２段目のラッチ、
２Ｑは前記ラッチ２５．３０によって形成されるシフト
レジスタからなる第２のレジスタ群、３１．３２は２段
目のラッチ３０の内容をマイクロプロセッサ内部バス１
に読出すためのトランスミッションゲート、３３．３４
は２段目のラッチ３ｏの内容をマイクロプロセッサ内部
バス２に読み出すためのトランスミッションゲート、３
５は前記ラッチ３０の内容をマイクロプロセッサ内部バ
ス１に読み出すための制御信号（ＲＥＡＤＸＺ） 、３
６は前記ラッチ３０の内容をマイクロプロセッサ内部バ
ス２に読み出させる制御信号（ＲＥＡＤＹＺ）である。In the figure, 21 is a transmission gate for writing data from the first register group 4 into the first stage latch 25 of the shift register forming the second register;
22.27 is an inverter forming a latch, 23.28
is a feedback inverter that forms a latch, 24.29 is a transmission gate that controls the feedback inverters 23 and 28, 25 is a first stage latch that forms a shift register, and 26 is a second stage from the first stage latch 25. latch 3
30 is a second stage latch forming a shift register;
2Q is a second register group consisting of a shift register formed by the latches 25 and 30, and 31 and 32 are the contents of the second stage latch 30 that are transferred to the microprocessor internal bus 1.
Transmission gate for reading to, 33.34
3 is a transmission gate for reading the contents of the second stage latch 3o to the microprocessor internal bus 2;
5 is a control signal (READXZ) for reading the contents of the latch 30 onto the microprocessor internal bus 1;
6 is a control signal (READYZ) for reading the contents of the latch 30 onto the microprocessor internal bus 2;
このように構成されたレジスタ装置において、第１のレ
ジスタ（この実施例ではレジスタ群４）に対してデータ
書き込みアクセスが発生すると、第１のレジスタに対す
るデータ書き込み毎に、第２のレジスタ（この実施例で
は第２のレジスタ群２０）に対して第１のレジスタに蓄
積されていたレジスタ情報が順次シフトされながら蓄え
られて行く。この時、人力される読出し制御信号に基づ
いて制御手段（この実施例ではトランスミッションゲー
ト１１〜１４．３１〜３４等より構成される）が第２の
レジスタまたは第１のレジスタに蓄積されたいずれかの
レジスタ情報をマイクロプロセッサの外部に対して選択
的に読み出させ、マイクロプロセッサの過去または現在
の内部状態をデバッグすることが可能となる。In the register device configured in this way, when a data write access occurs to the first register (register group 4 in this embodiment), the second register (in this embodiment) is accessed every time data is written to the first register. In the example, the register information stored in the first register is sequentially shifted and stored in the second register group 20). At this time, based on the manually inputted readout control signal, the control means (in this embodiment, consisting of transmission gates 11 to 14, 31 to 34, etc.) selects either the second register or the first register. It becomes possible to selectively read the register information to the outside of the microprocessor and debug the past or present internal state of the microprocessor.
次に、第１図、第２図のレジスタ装置を内蔵するマイク
ロプロセッサシステムのデバッグ処理動作について説明
する。Next, the debugging operation of the microprocessor system incorporating the register devices shown in FIGS. 1 and 2 will be described.
先ず、マイクロプロセッサ内部バス１上のデータは、制
御信号１５がアクティブになることによって、トランス
ミッションゲート６より入力され、インバータ７の状態
を決定する。制御信号１５がインアクティブになった場
合、トランスミッションゲート６が閉じ、同時に制御信
号１６がアクティブになりトランスミッションゲート９
が開き、インバータ７．８で形成されるランチ１０にデ
ータが蓄えられる。また、制御信号１６がアクティブに
なることにより、レジスタ群２００１段目のラッチ２５
にラッチ１０の反転したデータが書き込まれる。次に、
制御信号１５が再びアクティブになると、次の新たなデ
ータがラッチ１０に書き込まれ、同時にトランスミッシ
ョンゲート２６を通じてレジスタ群２０内の１段目のラ
ッチ２５に先に蓄えられたデータが、２段目のラッチ３
０に書き込まれる。First, data on the microprocessor internal bus 1 is inputted from the transmission gate 6 by activation of the control signal 15, and determines the state of the inverter 7. When control signal 15 becomes inactive, transmission gate 6 closes, and at the same time control signal 16 becomes active and transmission gate 9 closes.
is opened and data is stored in the launch 10 formed by the inverter 7.8. Furthermore, when the control signal 16 becomes active, the latch 25 of the first stage of the register group 200
The inverted data of latch 10 is written to . next,
When the control signal 15 becomes active again, the next new data is written to the latch 10, and at the same time, the data previously stored in the first stage latch 25 in the register group 20 is transferred to the second stage through the transmission gate 26. latch 3
Written to 0.
すなわち、制御信号１５を基準にして各ラッチ１０．２
５．３０を見ると、第２のレジスタであるレジスタ群２
０内の１段目のラッチ２５のデータは、第１のレジスタ
内のラッチ１０のデータより位相が１８０度遅れている
こととなり、レジスタ群２０内の２段目のラッチ３０の
データは第１のレジスタ内（レジスタ群４内）のラッチ
１０のデータより位相が３６０度遅れて書き込まれるこ
とになる。That is, each latch 10.2 is controlled based on the control signal 15.
5.30, the second register, register group 2
The data in the first stage latch 25 in the register group 20 is delayed by 180 degrees in phase from the data in the latch 10 in the first register, and the data in the second stage latch 30 in the register group 20 is delayed in phase by 180 degrees from the data in the latch 10 in the first register. The data is written with a phase delay of 360 degrees from the data in the latch 10 in the register (in the register group 4).
また、このように第１のレジスタのラッチ１０に蓄えら
れたデータおよびレジスタ群２０内の２番目のラッチ３
ｏに蓄えられたデータをマイクロプロセッサ内部バス１
に読み出す場合は、制御信号１７および制御信号３５を
それぞれ独立にアクティブにすることにより、トランス
ミッションゲート１１，１２およびトランスミッション
ゲート３１．３２を経由して蓄えられたデータを出力す
ることができる。Furthermore, the data stored in the latch 10 of the first register and the second latch 3 in the register group 20 are
Data stored in microprocessor internal bus 1
When reading data, the stored data can be outputted via transmission gates 11 and 12 and transmission gates 31 and 32 by activating control signal 17 and control signal 35 independently.
同様に第１のレジスタ群４のラッチ１０に蓄えられたデ
ータおよび第２のレジスタ群２０内の２段目のラッチ３
０に蓄えられたデータをマイクロプロセッサ内部バス２
に読み出す場合は、制御信号１８．３６をそれぞれ独立
にアクティブにすることにより、トランスミッションゲ
ート１３゜１４およびトランスミッションゲート３３．
３４を経由して蓄えられたデータを出力することができ
る。Similarly, the data stored in the latch 10 of the first register group 4 and the second stage latch 3 in the second register group 20
The data stored in 0 is transferred to the microprocessor internal bus 2.
When reading out transmission gates 13.14 and 33.36, control signals 18.36 are activated independently.
The stored data can be output via 34.
次に、第３図に示すタイミングチャートを参照しながら
第２図に動作について詳述する。Next, the operation will be described in detail in FIG. 2 with reference to the timing chart shown in FIG. 3.
第３図は、第２図に示したレジスタ装置におけるデータ
保持処理動作を詳述するタイミングチャートである。FIG. 3 is a timing chart illustrating in detail the data holding processing operation in the register device shown in FIG.
第１のレジスタ群４と第２のレジスタ群２０に含まれる
ラッチ１０．２５．３０の内部データについて説明する
。The internal data of the latches 10, 25, and 30 included in the first register group 4 and the second register group 20 will be explained.
先ず、マイクロプロセッサ内のマイクロプロセッサ内部
バス１にデータＡが出力されている状態において、制御
信号１５がアクティブになると、ラッチ１ｏはマイクロ
プロセッサ内のマイクロプロセッサ内部バス１上のデー
タＡを内部に取り込む。次に、制御信号１５がインアク
ティブになり、同時に制御信号１６がアクティブになる
と、ラッチ１０に取り込まれたデータＡはラッチ内に確
定され保持される。また、制御信号１６がアクティブに
なるのと同時にラッチ２５はラッチ１０の内部に保持さ
れているデータを反転データ、／Ａとしてラッチ内部に
読み込む。次に、新たにマイクロプロセッサ内のマイク
ロプロセッサ内部バス１上にデータＢが出力され、制御
信号１５によってラッチ１０がマイクロプロセッサ内の
マイクロプロセッサ内部バス１上のデータＢを内部に取
り込むと、同じ制御信号１５によってラッチ３ｏはラッ
チ２５内に保持された反転したデータ／Ａを再び反転し
、データＡとして内部に読み込む。更に、制御信号１６
がアクティブになり、ラッチ１０内のデータＢが確定す
ると同時にラッチ３０において先のデータＡが確定する
ことになる。このように、第２のレジスタ群２ｏの第２
のラッチ３０には、第１のレジスタ群４内のラッチ１０
に書き込まれたデータより常に１つ世代が古いデータを
保持することになる。First, when the control signal 15 becomes active while data A is being output to the microprocessor internal bus 1 in the microprocessor, the latch 1o takes in the data A on the microprocessor internal bus 1 in the microprocessor. . Next, when the control signal 15 becomes inactive and the control signal 16 becomes active at the same time, the data A captured in the latch 10 is fixed and held in the latch. Further, at the same time as the control signal 16 becomes active, the latch 25 reads the data held inside the latch 10 into the latch as inverted data, /A. Next, data B is newly output onto the microprocessor internal bus 1 in the microprocessor, and when the latch 10 takes in the data B on the microprocessor internal bus 1 in the microprocessor by the control signal 15, the same control In response to the signal 15, the latch 3o inverts the inverted data /A held in the latch 25 again and reads it internally as data A. Furthermore, the control signal 16
becomes active, and at the same time data B in latch 10 is determined, the previous data A in latch 30 is determined. In this way, the second
The latch 30 in the first register group 4 includes the latch 10 in the first register group 4.
Data that is one generation older than the data written to is always retained.
次に、第４図に示すタイミングチャートを参照しながら
データ読出し処理動作について説明する。Next, the data read processing operation will be explained with reference to the timing chart shown in FIG.
第４図は、第２図に示したレジスタ装置におけるデータ
読出し処理動作を詳述するタイミングチャートである。FIG. 4 is a timing chart illustrating the data read processing operation in the register device shown in FIG. 2 in detail.
以下、各レジスタ内（この実施例では第１のレジスタ群
４および第２のレジスタ群２０）のラッチ１０．２５．
３０に保持されたデータをマイクロプロセッサ内のバス
に読み出す動作について説明する。Hereinafter, the latches 10, 25, .
The operation of reading data held in the microprocessor 30 onto the bus within the microprocessor will be described.
制御信号１５．１６によって新たなデータがレジスタ群
４に書き込まれない限り、各レジスタ内のラッチのデー
タは更新されずに保持され続ける。従って、制御信号１
７をアクティブにすることにより、第１のレジスタ群４
のラッチ１０から現在のレジスタの保持しているデータ
をマイクロプロセッサのマイクロプロセッサ内部バス１
に出力することが可能である。また、制御信号３５をア
クティブにすることにより、１４２のレジスタ群２０の
ラッチ３０に保持されている１つ世代が古いデータをマ
イクロプロセッサのマイクロプロセッサ内部バス１に出
力することも可能である。同様に、制御信号８．３６に
より、データをマイクロプロセッサのマイクロプロセッ
サ内部バス２に出力することもできる。Unless new data is written to the register group 4 by control signals 15 and 16, the data in the latches in each register continues to be held without being updated. Therefore, control signal 1
7 activates the first register group 4.
The data held in the current register is transferred from the latch 10 of the microprocessor to the microprocessor internal bus 1 of the microprocessor.
It is possible to output to. Furthermore, by activating the control signal 35, it is also possible to output data that is one generation older held in the latch 30 of the 142 register group 20 to the microprocessor internal bus 1 of the microprocessor. Similarly, data can also be output to the microprocessor internal bus 2 of the microprocessor by means of the control signal 8.36.
従って、上記のハードウェアを用いた場合、マイクロプ
ロセッサを用いたシステムをデバッグする際に、マイク
ロプロセッサの第１のレジスタ群４の内容をマイクロプ
ロセッサ内部バス１，２に読み出し、さらにマイクロプ
ロセッサの外部に読み出すことにより、マイクロプロセ
ッサの現在の内部状態を外部で判断することはもちろん
、マイクロプロセッサの第２のレジスタ群２０の内容を
マイクロプロセッサ内部バス１．２に読み出し、さらに
マイクロプロセッサの外部に読み出すことにより、マイ
クロプロセッサの現在の内部状態を外部で判断すること
が可能となる。Therefore, when using the above hardware, when debugging a system using a microprocessor, the contents of the first register group 4 of the microprocessor are read to the microprocessor's internal buses 1 and 2, and the contents of the microprocessor's external In addition to externally determining the current internal state of the microprocessor, the contents of the second register group 20 of the microprocessor are read to the microprocessor internal bus 1.2, and further read to the outside of the microprocessor. This makes it possible to determine the current internal state of the microprocessor externally.
〔発明の効果）
以上説明したように、この発明は第１のレジスタに対す
るデータ書き込み毎に￥Ｓ１のレジスタに蓄積されてい
たレジスタ情報を順次シフトしながら蓄える第２のレジ
スタと、マイクロプロセッサにより構築されるシステム
のデバッグ時に、入力される読出し制御信号に基づいて
第２のレジスタまたは第１のレジスタに蓄積されたいず
れかのレジスタ情報をマイクロプロセッサの外部に対し
て選択的に読み出す制御手段とを設けたので、マイクロ
プロセッサの過去の内部状態をプロセッサ外部に読み出
すことが可能となる。[Effects of the Invention] As explained above, the present invention is constructed using a microprocessor and a second register that sequentially shifts and stores the register information stored in the ¥S1 register every time data is written to the first register. control means for selectively reading register information stored in the second register or the first register to the outside of the microprocessor based on an input read control signal when debugging a system to be processed; This makes it possible to read out the past internal state of the microprocessor to the outside of the processor.
従って、マイクロプロセッサの内部状態が、ある状態か
ら他の状態に変化することによって生じる現象をデバッ
グする場合において、現象が発生した結果の内部状態の
みならず、現象が発生する要因となった内部状態をも遡
ってマイクロプロセッサ外部へ読み出すことが可能とな
り、マイクロプロセッサを用いたシステムのデバッグ情
報を飛躍的に増大させることができる等の優れた効果を
奏する。Therefore, when debugging a phenomenon that occurs when the internal state of a microprocessor changes from one state to another, it is necessary to debug not only the internal state that resulted from the phenomenon, but also the internal state that caused the phenomenon to occur. This makes it possible to trace back and read out data to the outside of the microprocessor, resulting in excellent effects such as dramatically increasing debugging information for systems using microprocessors.
第１図はこの発明の一実施例を示すレジスタ装置の構成
を説明するブロック図、第２図は、第１図に示したレジ
スタ装置中の１つのレジスタとシフトレジスタとの論理
構成を説明する論理ブロック図、第３図は、第２図に示
したレジスタ装置におけるデータ保持処理動作を詳述す
るタイミングチャート、＄４図は、第２図に示したレジ
スタ装置におけるデータ読出し処理動作を詳述するタイ
ミングチャート、￥ＳＳ図はレジスタ内蔵型のマイクロ
プロセッサの構成を説明するブロック図、第６図は、第
５図に示したレジスタ群の要部構成を説明する概要図、
第７図は、第６図に示したレジスタ群中の１つのレジス
タの論理構成を説明する論理図である。
図において、１．２はマイクロプロセッサ内部バス、３
は入出力データ、４は第１のレジスタ群、５は出力デー
タ、６，９．１１〜１４，２４．２６，２９．３１〜３
４はトランスミッションゲート、７．８，２２，２３．
２７．２８はインバータ、１０ 、２５ 、３０ ＆ｔ
ラッチ、２０は第２のレジスタ群である。
なお、図中の同一符号は同一または相当部分を示す。FIG. 1 is a block diagram explaining the configuration of a register device showing one embodiment of the present invention, and FIG. 2 is a block diagram explaining the logical configuration of one register and a shift register in the register device shown in FIG. 1. Logic block diagram, FIG. 3 is a timing chart detailing the data holding processing operation in the register device shown in FIG. 2, and FIG. 4 is a timing chart detailing the data read processing operation in the register device shown in FIG. 2. The \SS diagram is a block diagram illustrating the configuration of a microprocessor with built-in registers, and FIG. 6 is a schematic diagram illustrating the main configuration of the register group shown in FIG. 5.
FIG. 7 is a logic diagram illustrating the logical configuration of one register in the register group shown in FIG. 6. In the figure, 1.2 is the microprocessor internal bus, 3
is input/output data, 4 is the first register group, 5 is output data, 6, 9.11 to 14, 24.26, 29.31 to 3
4 is a transmission gate, 7.8, 22, 23.
27.28 is inverter, 10, 25, 30 &t
Latch 20 is the second register group. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
スタ装置において、前記第１のレジスタに対するデータ
書き込み毎に前記第１のレジスタに蓄積されていたレジ
スタ情報を順次シフトしながら蓄える第２のレジスタと
、前記マイクロプロセッサにより構築されるシステムの
デバッグ時に、入力される制御信号に基づいて前記第２
のレジスタまたは第１のレジスタに蓄積されたいずれか
のレジスタ情報を前記マイクロプロセッサの外部に対し
て選択的に読み出す制御手段とを具備したことを特徴と
するレジスタ装置。In a register device in which a first register is built into a microprocessor, a second register stores register information stored in the first register while sequentially shifting the register information stored in the first register each time data is written to the first register; When debugging a system constructed by a microprocessor, the second
A register device comprising control means for selectively reading register information stored in the first register or the first register to the outside of the microprocessor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089502A JPH03288241A (en) | 1990-04-03 | 1990-04-03 | Register device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2089502A JPH03288241A (en) | 1990-04-03 | 1990-04-03 | Register device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03288241A true JPH03288241A (en) | 1991-12-18 |
Family
ID=13972547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2089502A Pending JPH03288241A (en) | 1990-04-03 | 1990-04-03 | Register device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03288241A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080632A (en) * | 2007-09-26 | 2009-04-16 | Nec Electronics Corp | Semiconductor integrated circuit |
-
1990
- 1990-04-03 JP JP2089502A patent/JPH03288241A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080632A (en) * | 2007-09-26 | 2009-04-16 | Nec Electronics Corp | Semiconductor integrated circuit |
| US8429615B2 (en) | 2007-09-26 | 2013-04-23 | Renesas Electronics Corporation | Semiconductor integrated circuit |
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