JPH03250344A - Tlbアクセス装置 - Google Patents
Tlbアクセス装置Info
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- JPH03250344A JPH03250344A JP2048438A JP4843890A JPH03250344A JP H03250344 A JPH03250344 A JP H03250344A JP 2048438 A JP2048438 A JP 2048438A JP 4843890 A JP4843890 A JP 4843890A JP H03250344 A JPH03250344 A JP H03250344A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 16
- 239000000872 buffer Substances 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 101000674731 Homo sapiens TGF-beta-activated kinase 1 and MAP3K7-binding protein 1 Proteins 0.000 description 1
- 101150046174 NIP2-1 gene Proteins 0.000 description 1
- 102100021228 TGF-beta-activated kinase 1 and MAP3K7-binding protein 1 Human genes 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
TLBに対し、論理アドレスから実アドレスに変換する
ためのアドレス変換用アドレスまたはTLBアクセス用
アドアドレスちらか一方のアドレスを指定してTLBに
対するアクセスを行うTLBアクセス方式に関し、 TLBLBアクセスジスタと、アドレス変換用レジスタ
を共用することにより、それに関連する部品を除去させ
ることにより、高速で、作成容易性、及び経済性のある
TLBアクセス方式を提供することを目的とし、 アドレス変換用アドレスまたはTLBアクセス用アドア
ドレスちらか一方を選択する選択部と、当該選択部によ
り選択されたどちらか一方のアドレスを保持してTLB
に送出するアドレスレジスタとを有する構成である。
ためのアドレス変換用アドレスまたはTLBアクセス用
アドアドレスちらか一方のアドレスを指定してTLBに
対するアクセスを行うTLBアクセス方式に関し、 TLBLBアクセスジスタと、アドレス変換用レジスタ
を共用することにより、それに関連する部品を除去させ
ることにより、高速で、作成容易性、及び経済性のある
TLBアクセス方式を提供することを目的とし、 アドレス変換用アドレスまたはTLBアクセス用アドア
ドレスちらか一方を選択する選択部と、当該選択部によ
り選択されたどちらか一方のアドレスを保持してTLB
に送出するアドレスレジスタとを有する構成である。
本発明は高速に動的アドレス変換を行うTLB (Tr
anslation Look a 5ide Buf
fer;変換索引緩衝機構)アクセス方式に係り、特に
、TLBに対し、論理アドレスから実アドレスに変換す
るためのアドレス変換用アドレスまたはTLBアクセス
用アドアドレスちらか一方のアドレスを指定してTLB
に対するアクセスを行うTLBアクセス方式に関する。
anslation Look a 5ide Buf
fer;変換索引緩衝機構)アクセス方式に係り、特に
、TLBに対し、論理アドレスから実アドレスに変換す
るためのアドレス変換用アドレスまたはTLBアクセス
用アドアドレスちらか一方のアドレスを指定してTLB
に対するアクセスを行うTLBアクセス方式に関する。
従来、第4図に示すように、TLB41と、当該TLB
41に対し、論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレス(論理アドレス)を保持す
るアドレス変換用レジスタ43と、初期設定等の場合に
TLB41自体に対する書込みや書換えに用いるアドレ
スを一時保持するTLBLBアクセスジスタ44と、当
該アドレス変換用レジスタ43またはTLBLBアクセ
スジスタ44のどちらか一方の内容を選択してTLB4
1に送出する選択部42とを有するTLBアクセス方式
である。
41に対し、論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレス(論理アドレス)を保持す
るアドレス変換用レジスタ43と、初期設定等の場合に
TLB41自体に対する書込みや書換えに用いるアドレ
スを一時保持するTLBLBアクセスジスタ44と、当
該アドレス変換用レジスタ43またはTLBLBアクセ
スジスタ44のどちらか一方の内容を選択してTLB4
1に送出する選択部42とを有するTLBアクセス方式
である。
水力式では論理アドレスを実アドレスに変換する場合に
は、選択部42はアドレス変換用レジスタ43を選択し
、初期設定等でTLB41自体に書込みや書換えを行わ
せる場合には、TLBLBアクセスジスタ44に保持さ
れているアドレスを選択する。
は、選択部42はアドレス変換用レジスタ43を選択し
、初期設定等でTLB41自体に書込みや書換えを行わ
せる場合には、TLBLBアクセスジスタ44に保持さ
れているアドレスを選択する。
〔発明が解決しようとする課題〕
ところで、従来例に係るTLBアクセス方式にあっては
、論理アドレスを実アドレスに変換する場合のアドレス
変換用アドレスを保持するアドレス変換用レジスタ43
を設けるとともに、初期設定等でTLB41内に書き込
まれているデータの書込みまたは書換えを行う場合のア
ドレスを保持するTLBLBアクセスジスタ44を設け
るようにしている。
、論理アドレスを実アドレスに変換する場合のアドレス
変換用アドレスを保持するアドレス変換用レジスタ43
を設けるとともに、初期設定等でTLB41内に書き込
まれているデータの書込みまたは書換えを行う場合のア
ドレスを保持するTLBLBアクセスジスタ44を設け
るようにしている。
しかし、TLB41の書込みや書換えを行う場合は、初
期設定時等であって、その場合にはTLB41に対する
アクセスが行われることはなく、TLBアクセスとアド
レス変換とが競合することはない。したがって、アドレ
ス変換用アドレス及びTLBアクセス用アドアドレス持
するレジスタを各々設ける必要はなく、両者のアドレス
を受ける共用レジスタを設ければ足りる。
期設定時等であって、その場合にはTLB41に対する
アクセスが行われることはなく、TLBアクセスとアド
レス変換とが競合することはない。したがって、アドレ
ス変換用アドレス及びTLBアクセス用アドアドレス持
するレジスタを各々設ける必要はなく、両者のアドレス
を受ける共用レジスタを設ければ足りる。
そこで、本発明はTLBLBアクセスジスタと、アドレ
ス変換用レジスタを共用することにより、それに関連す
る部品を除去させることにより、高速で、作成容易性、
及び経済性のあるTLBアクセス方式を提供することを
目的としてなされたものである。
ス変換用レジスタを共用することにより、それに関連す
る部品を除去させることにより、高速で、作成容易性、
及び経済性のあるTLBアクセス方式を提供することを
目的としてなされたものである。
以上の技術的課題を解決するため、本発明は第1図に示
すように、TLB 1を有し、当該TLB1に対し、論
理アドレスから実アドレスに変換するためのアドレス変
換用アドレスまたはTLBアクセス用アドアドレスちら
か一方のアドレスを指定してTLBlに対するアクセス
を行うTLBアクセス方式において、アドレス変換用ア
ドレスまたはTLBアクセス用アドアドレスちらか一方
を選択する選択部2と、当該選択部2により選択された
どちらか一方のアドレスを保持してTLB 1に送出す
るアドレスレジスタ3とを有するものである。
すように、TLB 1を有し、当該TLB1に対し、論
理アドレスから実アドレスに変換するためのアドレス変
換用アドレスまたはTLBアクセス用アドアドレスちら
か一方のアドレスを指定してTLBlに対するアクセス
を行うTLBアクセス方式において、アドレス変換用ア
ドレスまたはTLBアクセス用アドアドレスちらか一方
を選択する選択部2と、当該選択部2により選択された
どちらか一方のアドレスを保持してTLB 1に送出す
るアドレスレジスタ3とを有するものである。
本発明に係るTLBアクセス方式は次のように動作する
。
。
論理アドレスから実アドレスへのアドレス変換を行う場
合には、前記選択部2はアドレス変換用アドレスを選択
して、アドレス用レジスタ3に当該アドレスを保持させ
る。
合には、前記選択部2はアドレス変換用アドレスを選択
して、アドレス用レジスタ3に当該アドレスを保持させ
る。
その後、アクセス指示が当該TLBIにあった場合には
、当該指示と同期して前記アドレスレジスタ3に保持さ
れていたアドレス変換用アドレス(論理アドレス)をT
LBlに送出し、該当する実アドレスが当該TLB1か
ら出力されることになる。
、当該指示と同期して前記アドレスレジスタ3に保持さ
れていたアドレス変換用アドレス(論理アドレス)をT
LBlに送出し、該当する実アドレスが当該TLB1か
ら出力されることになる。
ここで、「論理アドレス」とはプログラマが使用するこ
とができる論理的なアドレスをいい、「実アドレス」と
は仮想記憶方式のデータ処理システムにおいて、動的ア
ドレス変換機構によって変換された後のアドレスをいう
。
とができる論理的なアドレスをいい、「実アドレス」と
は仮想記憶方式のデータ処理システムにおいて、動的ア
ドレス変換機構によって変換された後のアドレスをいう
。
一方、当該TLB1に格納されている内容を初期設定時
等に書込みまたは書換えを行う場合には、選択部2はア
ドレス変換用アドレスの代りに、TLBアクセス用アド
アドレス択し、前記アドレスレジスタ3に当該アドレス
を保持させる。
等に書込みまたは書換えを行う場合には、選択部2はア
ドレス変換用アドレスの代りに、TLBアクセス用アド
アドレス択し、前記アドレスレジスタ3に当該アドレス
を保持させる。
その後、当該TLB1に対してアクセス指示かあると、
当該指示と同期して、アドレスレジスタ3に保持されて
いたアドレスがTLBlに送出され、当該アドレスで指
定される位置に新たな内容が書き込まれ、または書き換
えられることになる。
当該指示と同期して、アドレスレジスタ3に保持されて
いたアドレスがTLBlに送出され、当該アドレスで指
定される位置に新たな内容が書き込まれ、または書き換
えられることになる。
続いて、本発明の実施例に係るTLBアクセス方式を説
明する。
明する。
本実施例に係る方式は第2図に示すように、大きくは、
CPUを有するL S I (Large Scale
Integration)チップ10と、当該LSIl
0の外部に設けられた高速に論理アドレスから実アドレ
スへの変換を行うTLB (変換索引緩衝機構)11と
を有する。
CPUを有するL S I (Large Scale
Integration)チップ10と、当該LSIl
0の外部に設けられた高速に論理アドレスから実アドレ
スへの変換を行うTLB (変換索引緩衝機構)11と
を有する。
当該チップ10には同図に示すように、前記選択部2と
してのマルチプレクサ12と、前記アドレスレジスタ3
としてのTAB13と、バッファ15.16と、マルチ
プレクサ18と、データ用レジスタ17と、論理アドレ
ス等が前記TLBII内に格納されている変換索引表に
存在するか否かを判断してTLBによるアドレス変換が
可能か否かを判断し、可能でない場合に、フォルト信号
を出力したり、記憶保護のために用いるプロテクション
・TLBフォルト検出回路20と、通常のアドレス変換
モードであるか、TLBアクセス・モードであるかの指
定を行うレジスタであるTBMレジスタ14と、当該T
BMレジスタ14の指定に基づいて種々の制御信号を出
力する制御回路21とを有するものである。さらに、前
記制御回路21は第3図に示すように、AND素子21
aと、NOT素子21b、21dと、バッファ21cと
を有するものである。
してのマルチプレクサ12と、前記アドレスレジスタ3
としてのTAB13と、バッファ15.16と、マルチ
プレクサ18と、データ用レジスタ17と、論理アドレ
ス等が前記TLBII内に格納されている変換索引表に
存在するか否かを判断してTLBによるアドレス変換が
可能か否かを判断し、可能でない場合に、フォルト信号
を出力したり、記憶保護のために用いるプロテクション
・TLBフォルト検出回路20と、通常のアドレス変換
モードであるか、TLBアクセス・モードであるかの指
定を行うレジスタであるTBMレジスタ14と、当該T
BMレジスタ14の指定に基づいて種々の制御信号を出
力する制御回路21とを有するものである。さらに、前
記制御回路21は第3図に示すように、AND素子21
aと、NOT素子21b、21dと、バッファ21cと
を有するものである。
続いて、本実施例に係るTLBアクセス方式の動作を説
明する。
明する。
前記TBMレジスタ14に通常のアドレス変換を行わせ
るのかTLB自体に対するアクセスを行わせるのかの指
定を行う。例えば、通常のアドレス変換を行わしめる場
合には、“’01”の値を設定する。
るのかTLB自体に対するアクセスを行わせるのかの指
定を行う。例えば、通常のアドレス変換を行わしめる場
合には、“’01”の値を設定する。
“01′が指定されると、第3図に示した制御回路21
から、バッファ21c及びNOT素子21dを介して、
LASL= ”1 ”信号が出力され、AND素子2
1a及びNOT素子21bを介してTLBR3L 、T
LB IN 、 TLBR3L 、 TLBOE=“1
″信号が出力され、その他の信号は0″となる。すなわ
ち、LASL信号によりマルチプレクサ12でアドレス
変換用アドレス(論理アドレス)が選択され、TAB1
3には変換すべきアドレス変換用アドレス(論理アドレ
ス)が保持される。その際、TLBOE信号がTLBI
Iに入力すると、該当する実アドレスが当該TLBII
から読み出され、TLBINによりバッファ15を介し
、TLBR,SLでマルチプレクサ18により選択され
、TDBレジスタ17に実アドレスが保持されることに
なる。
から、バッファ21c及びNOT素子21dを介して、
LASL= ”1 ”信号が出力され、AND素子2
1a及びNOT素子21bを介してTLBR3L 、T
LB IN 、 TLBR3L 、 TLBOE=“1
″信号が出力され、その他の信号は0″となる。すなわ
ち、LASL信号によりマルチプレクサ12でアドレス
変換用アドレス(論理アドレス)が選択され、TAB1
3には変換すべきアドレス変換用アドレス(論理アドレ
ス)が保持される。その際、TLBOE信号がTLBI
Iに入力すると、該当する実アドレスが当該TLBII
から読み出され、TLBINによりバッファ15を介し
、TLBR,SLでマルチプレクサ18により選択され
、TDBレジスタ17に実アドレスが保持されることに
なる。
一方、TLBII自体に対するアクセスを行う場合につ
いて説明する。
いて説明する。
TLBIIの読出しを行う場合には、前記TBMレジス
タ14に対し、“10′を入力させる。すると、バッフ
ァ21cを介してTBWR8L信号が出力されるととも
に、AND素子21a及びNOT素子21bを介しテT
LBIN、TLBR3L、TLBOE=t(Ill信号
が出力されることになる。すなわち、TLBWR3L=
’“1”信号によりマルチプレクサ12においてTL
Bリードアドレスが選択され、TABレジスタ13に保
持される。前記制御回路21からTLBOE信号がTL
BIIに入力すると、当該TLBIIから読み出された
データはTLBN信号で開かれたバッファ15及びTL
BR3して選択されたマルチプレクサ18を介してTD
Bレジスタ17に保持されることになる。
タ14に対し、“10′を入力させる。すると、バッフ
ァ21cを介してTBWR8L信号が出力されるととも
に、AND素子21a及びNOT素子21bを介しテT
LBIN、TLBR3L、TLBOE=t(Ill信号
が出力されることになる。すなわち、TLBWR3L=
’“1”信号によりマルチプレクサ12においてTL
Bリードアドレスが選択され、TABレジスタ13に保
持される。前記制御回路21からTLBOE信号がTL
BIIに入力すると、当該TLBIIから読み出された
データはTLBN信号で開かれたバッファ15及びTL
BR3して選択されたマルチプレクサ18を介してTD
Bレジスタ17に保持されることになる。
尚、TLBIIから読み出されたデータはメモリアクセ
スのための物理アドレスとして送出される。また、プロ
テクション・TLB)オルト回路20にも送出される。
スのための物理アドレスとして送出される。また、プロ
テクション・TLB)オルト回路20にも送出される。
さらに、TLBIIにデータを書き込む場合には、前記
TBMレジスタ14に対し、4(11IIデータを入力
させれば良い。すると、第3図に示した制御回路21か
ら明らかなように、バッファ21cを介してTLBWR
8L= ”1 ”信号が出力されるとともにAND素子
21aを介して、TLBWSL 。
TBMレジスタ14に対し、4(11IIデータを入力
させれば良い。すると、第3図に示した制御回路21か
ら明らかなように、バッファ21cを介してTLBWR
8L= ”1 ”信号が出力されるとともにAND素子
21aを介して、TLBWSL 。
TLBOT、TLBWSL、TLBWE−”1 ”が出
力される。
力される。
すなわち、TLBWR8L−’“1パによりマルチプレ
クサ12でTLBライトアドレスが選択され、TABレ
ジスタ13に保持される。また、マルチプレクサ18に
対し、TLBWSLによりTLBライトデータが選択さ
れ、TDBレジスタ17に保持される。当該データはT
LBWSL信号により開いたバッファ16を介してTL
B 11に送出され、TLBIIに制御回路21から当
該制御TLBWE信号が入力すると、前記TDBレジス
タ17に保持されたデータが書き込まれることになる。
クサ12でTLBライトアドレスが選択され、TABレ
ジスタ13に保持される。また、マルチプレクサ18に
対し、TLBWSLによりTLBライトデータが選択さ
れ、TDBレジスタ17に保持される。当該データはT
LBWSL信号により開いたバッファ16を介してTL
B 11に送出され、TLBIIに制御回路21から当
該制御TLBWE信号が入力すると、前記TDBレジス
タ17に保持されたデータが書き込まれることになる。
尚、以上の説明ではTLBIIはLSIチップ10の外
部に設けられているとしたが、必ずしも外部に設けなく
ても、当該チップ10に組み込んでも良い。
部に設けられているとしたが、必ずしも外部に設けなく
ても、当該チップ10に組み込んでも良い。
また、第3図に示した信号の値の取り方は必ずしも当該
場合に限られることはない。
場合に限られることはない。
以上説明したように、本発明はTLBアクセス用レジス
タと、アドレス変換用レジスタを共用することにより、
それに関連する部品を除去させるようにしている。
タと、アドレス変換用レジスタを共用することにより、
それに関連する部品を除去させるようにしている。
したがって、ゲート段数の削減によるアドレス変換の高
速化を図ることができるとともに、部品点数の削減によ
る、作成容易性、及び経済性のあるTLBアクセス方式
を提供することができる。
速化を図ることができるとともに、部品点数の削減によ
る、作成容易性、及び経済性のあるTLBアクセス方式
を提供することができる。
第1図は本発明の原理ブロック図、第2図は実施例に係
るブロック図、第3図は実施例に係る制御回路を示す図
、第4図は従来例に係るブロック図である。
るブロック図、第3図は実施例に係る制御回路を示す図
、第4図は従来例に係るブロック図である。
Claims (1)
- 【特許請求の範囲】 TLB(1)に対し、論理アドレスから実アドレスに変
換するためのアドレス変換用アドレスまたはTLBアク
セス用アドレスのどちらか一方のアドレスを指定してT
LB(1)に対するアクセスを行うTLBアクセス方式
において、 アドレス変換用アドレスまたはTLBアクセス用アドレ
スのどちらか一方を選択する選択部(2)と、 選択部(2)により選択されたどちらか一方のアドレス
を保持してTLB(1)に送出するアドレスレジスタ(
3)とを有することを特徴とするTLBアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2048438A JP2510317B2 (ja) | 1990-02-28 | 1990-02-28 | Tlbアクセス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2048438A JP2510317B2 (ja) | 1990-02-28 | 1990-02-28 | Tlbアクセス装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03250344A true JPH03250344A (ja) | 1991-11-08 |
JP2510317B2 JP2510317B2 (ja) | 1996-06-26 |
Family
ID=12803357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2048438A Expired - Lifetime JP2510317B2 (ja) | 1990-02-28 | 1990-02-28 | Tlbアクセス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2510317B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6091462A (ja) * | 1983-10-26 | 1985-05-22 | Toshiba Corp | 演算制御装置 |
-
1990
- 1990-02-28 JP JP2048438A patent/JP2510317B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6091462A (ja) * | 1983-10-26 | 1985-05-22 | Toshiba Corp | 演算制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2510317B2 (ja) | 1996-06-26 |
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