JPH03250344A - Ｔｌｂアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＴＬＢに対し、論理アドレスから実アドレスに変換する
ためのアドレス変換用アドレスまたはＴＬＢアクセス用
アドアドレスちらか一方のアドレスを指定してＴＬＢに
対するアクセスを行うＴＬＢアクセス方式に関し、 ＴＬＢＬＢアクセスジスタと、アドレス変換用レジスタ
を共用することにより、それに関連する部品を除去させ
ることにより、高速で、作成容易性、及び経済性のある
ＴＬＢアクセス方式を提供することを目的とし、 アドレス変換用アドレスまたはＴＬＢアクセス用アドア
ドレスちらか一方を選択する選択部と、当該選択部によ
り選択されたどちらか一方のアドレスを保持してＴＬＢ
に送出するアドレスレジスタとを有する構成である。

〔産業上の利用分野〕

本発明は高速に動的アドレス変換を行うＴＬＢ　（Ｔｒ
ａｎｓｌａｔｉｏｎ　Ｌｏｏｋ　ａ　５ｉｄｅ　Ｂｕｆ
ｆｅｒ；変換索引緩衝機構）アクセス方式に係り、特に
、ＴＬＢに対し、論理アドレスから実アドレスに変換す
るためのアドレス変換用アドレスまたはＴＬＢアクセス
用アドアドレスちらか一方のアドレスを指定してＴＬＢ
に対するアクセスを行うＴＬＢアクセス方式に関する。

〔従来の技術〕

従来、第４図に示すように、ＴＬＢ４１と、当該ＴＬＢ
４１に対し、論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレス（論理アドレス）を保持す
るアドレス変換用レジスタ４３と、初期設定等の場合に
ＴＬＢ４１自体に対する書込みや書換えに用いるアドレ
スを一時保持するＴＬＢＬＢアクセスジスタ４４と、当
該アドレス変換用レジスタ４３またはＴＬＢＬＢアクセ
スジスタ４４のどちらか一方の内容を選択してＴＬＢ４
１に送出する選択部４２とを有するＴＬＢアクセス方式
である。

水力式では論理アドレスを実アドレスに変換する場合に
は、選択部４２はアドレス変換用レジスタ４３を選択し
、初期設定等でＴＬＢ４１自体に書込みや書換えを行わ
せる場合には、ＴＬＢＬＢアクセスジスタ４４に保持さ
れているアドレスを選択する。

〔発明が解決しようとする課題〕 ところで、従来例に係るＴＬＢアクセス方式にあっては
、論理アドレスを実アドレスに変換する場合のアドレス
変換用アドレスを保持するアドレス変換用レジスタ４３
を設けるとともに、初期設定等でＴＬＢ４１内に書き込
まれているデータの書込みまたは書換えを行う場合のア
ドレスを保持するＴＬＢＬＢアクセスジスタ４４を設け
るようにしている。

しかし、ＴＬＢ４１の書込みや書換えを行う場合は、初
期設定時等であって、その場合にはＴＬＢ４１に対する
アクセスが行われることはなく、ＴＬＢアクセスとアド
レス変換とが競合することはない。したがって、アドレ
ス変換用アドレス及びＴＬＢアクセス用アドアドレス持
するレジスタを各々設ける必要はなく、両者のアドレス
を受ける共用レジスタを設ければ足りる。

そこで、本発明はＴＬＢＬＢアクセスジスタと、アドレ
ス変換用レジスタを共用することにより、それに関連す
る部品を除去させることにより、高速で、作成容易性、
及び経済性のあるＴＬＢアクセス方式を提供することを
目的としてなされたものである。

〔課題を解決するための手段〕

以上の技術的課題を解決するため、本発明は第１図に示
すように、ＴＬＢ　１を有し、当該ＴＬＢ１に対し、論
理アドレスから実アドレスに変換するためのアドレス変
換用アドレスまたはＴＬＢアクセス用アドアドレスちら
か一方のアドレスを指定してＴＬＢｌに対するアクセス
を行うＴＬＢアクセス方式において、アドレス変換用ア
ドレスまたはＴＬＢアクセス用アドアドレスちらか一方
を選択する選択部２と、当該選択部２により選択された
どちらか一方のアドレスを保持してＴＬＢ　１に送出す
るアドレスレジスタ３とを有するものである。

〔作用〕

本発明に係るＴＬＢアクセス方式は次のように動作する
。

論理アドレスから実アドレスへのアドレス変換を行う場
合には、前記選択部２はアドレス変換用アドレスを選択
して、アドレス用レジスタ３に当該アドレスを保持させ
る。

その後、アクセス指示が当該ＴＬＢＩにあった場合には
、当該指示と同期して前記アドレスレジスタ３に保持さ
れていたアドレス変換用アドレス（論理アドレス）をＴ
ＬＢｌに送出し、該当する実アドレスが当該ＴＬＢ１か
ら出力されることになる。

ここで、「論理アドレス」とはプログラマが使用するこ
とができる論理的なアドレスをいい、「実アドレス」と
は仮想記憶方式のデータ処理システムにおいて、動的ア
ドレス変換機構によって変換された後のアドレスをいう
。

一方、当該ＴＬＢ１に格納されている内容を初期設定時
等に書込みまたは書換えを行う場合には、選択部２はア
ドレス変換用アドレスの代りに、ＴＬＢアクセス用アド
アドレス択し、前記アドレスレジスタ３に当該アドレス
を保持させる。

その後、当該ＴＬＢ１に対してアクセス指示かあると、
当該指示と同期して、アドレスレジスタ３に保持されて
いたアドレスがＴＬＢｌに送出され、当該アドレスで指
定される位置に新たな内容が書き込まれ、または書き換
えられることになる。

〔実施例〕

続いて、本発明の実施例に係るＴＬＢアクセス方式を説
明する。

本実施例に係る方式は第２図に示すように、大きくは、
ＣＰＵを有するＬ　Ｓ　Ｉ　（Ｌａｒｇｅ　Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）チップ１０と、当該ＬＳＩｌ
０の外部に設けられた高速に論理アドレスから実アドレ
スへの変換を行うＴＬＢ　（変換索引緩衝機構）１１と
を有する。

当該チップ１０には同図に示すように、前記選択部２と
してのマルチプレクサ１２と、前記アドレスレジスタ３
としてのＴＡＢ１３と、バッファ１５．１６と、マルチ
プレクサ１８と、データ用レジスタ１７と、論理アドレ
ス等が前記ＴＬＢＩＩ内に格納されている変換索引表に
存在するか否かを判断してＴＬＢによるアドレス変換が
可能か否かを判断し、可能でない場合に、フォルト信号
を出力したり、記憶保護のために用いるプロテクション
・ＴＬＢフォルト検出回路２０と、通常のアドレス変換
モードであるか、ＴＬＢアクセス・モードであるかの指
定を行うレジスタであるＴＢＭレジスタ１４と、当該Ｔ
ＢＭレジスタ１４の指定に基づいて種々の制御信号を出
力する制御回路２１とを有するものである。さらに、前
記制御回路２１は第３図に示すように、ＡＮＤ素子２１
ａと、ＮＯＴ素子２１ｂ、２１ｄと、バッファ２１ｃと
を有するものである。

続いて、本実施例に係るＴＬＢアクセス方式の動作を説
明する。

前記ＴＢＭレジスタ１４に通常のアドレス変換を行わせ
るのかＴＬＢ自体に対するアクセスを行わせるのかの指
定を行う。例えば、通常のアドレス変換を行わしめる場
合には、“’０１”の値を設定する。

“０１′が指定されると、第３図に示した制御回路２１
から、バッファ２１ｃ及びＮＯＴ素子２１ｄを介して、
ＬＡＳＬ＝　　”１　”信号が出力され、ＡＮＤ素子２
１ａ及びＮＯＴ素子２１ｂを介してＴＬＢＲ３Ｌ　、Ｔ
ＬＢ　ＩＮ　、　ＴＬＢＲ３Ｌ　、　ＴＬＢＯＥ＝“１
″信号が出力され、その他の信号は０″となる。すなわ
ち、ＬＡＳＬ信号によりマルチプレクサ１２でアドレス
変換用アドレス（論理アドレス）が選択され、ＴＡＢ１
３には変換すべきアドレス変換用アドレス（論理アドレ
ス）が保持される。その際、ＴＬＢＯＥ信号がＴＬＢＩ
Ｉに入力すると、該当する実アドレスが当該ＴＬＢＩＩ
から読み出され、ＴＬＢＩＮによりバッファ１５を介し
、ＴＬＢＲ，ＳＬでマルチプレクサ１８により選択され
、ＴＤＢレジスタ１７に実アドレスが保持されることに
なる。

一方、ＴＬＢＩＩ自体に対するアクセスを行う場合につ
いて説明する。

ＴＬＢＩＩの読出しを行う場合には、前記ＴＢＭレジス
タ１４に対し、“１０′を入力させる。すると、バッフ
ァ２１ｃを介してＴＢＷＲ８Ｌ信号が出力されるととも
に、ＡＮＤ素子２１ａ及びＮＯＴ素子２１ｂを介しテＴ
ＬＢＩＮ、ＴＬＢＲ３Ｌ、ＴＬＢＯＥ＝ｔ（Ｉｌｌ信号
が出力されることになる。すなわち、ＴＬＢＷＲ３Ｌ＝
　’“１”信号によりマルチプレクサ１２においてＴＬ
Ｂリードアドレスが選択され、ＴＡＢレジスタ１３に保
持される。前記制御回路２１からＴＬＢＯＥ信号がＴＬ
ＢＩＩに入力すると、当該ＴＬＢＩＩから読み出された
データはＴＬＢＮ信号で開かれたバッファ１５及びＴＬ
ＢＲ３して選択されたマルチプレクサ１８を介してＴＤ
Ｂレジスタ１７に保持されることになる。

尚、ＴＬＢＩＩから読み出されたデータはメモリアクセ
スのための物理アドレスとして送出される。また、プロ
テクション・ＴＬＢ）オルト回路２０にも送出される。

さらに、ＴＬＢＩＩにデータを書き込む場合には、前記
ＴＢＭレジスタ１４に対し、４（１１ＩＩデータを入力
させれば良い。すると、第３図に示した制御回路２１か
ら明らかなように、バッファ２１ｃを介してＴＬＢＷＲ
８Ｌ＝　”１　”信号が出力されるとともにＡＮＤ素子
２１ａを介して、ＴＬＢＷＳＬ　。

ＴＬＢＯＴ、ＴＬＢＷＳＬ、ＴＬＢＷＥ−”１　”が出
力される。

すなわち、ＴＬＢＷＲ８Ｌ−’“１パによりマルチプレ
クサ１２でＴＬＢライトアドレスが選択され、ＴＡＢレ
ジスタ１３に保持される。また、マルチプレクサ１８に
対し、ＴＬＢＷＳＬによりＴＬＢライトデータが選択さ
れ、ＴＤＢレジスタ１７に保持される。当該データはＴ
ＬＢＷＳＬ信号により開いたバッファ１６を介してＴＬ
Ｂ　１１に送出され、ＴＬＢＩＩに制御回路２１から当
該制御ＴＬＢＷＥ信号が入力すると、前記ＴＤＢレジス
タ１７に保持されたデータが書き込まれることになる。

尚、以上の説明ではＴＬＢＩＩはＬＳＩチップ１０の外
部に設けられているとしたが、必ずしも外部に設けなく
ても、当該チップ１０に組み込んでも良い。

また、第３図に示した信号の値の取り方は必ずしも当該
場合に限られることはない。

〔発明の効果〕

以上説明したように、本発明はＴＬＢアクセス用レジス
タと、アドレス変換用レジスタを共用することにより、
それに関連する部品を除去させるようにしている。

したがって、ゲート段数の削減によるアドレス変換の高
速化を図ることができるとともに、部品点数の削減によ
る、作成容易性、及び経済性のあるＴＬＢアクセス方式
を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は実施例に係る制御回路を示す図
、第４図は従来例に係るブロック図である。

Claims (1)

1. 【特許請求の範囲】 ＴＬＢ（１）に対し、論理アドレスから実アドレスに変
   換するためのアドレス変換用アドレスまたはＴＬＢアク
   セス用アドレスのどちらか一方のアドレスを指定してＴ
   ＬＢ（１）に対するアクセスを行うＴＬＢアクセス方式
   において、 アドレス変換用アドレスまたはＴＬＢアクセス用アドレ
   スのどちらか一方を選択する選択部（２）と、 選択部（２）により選択されたどちらか一方のアドレス
   を保持してＴＬＢ（１）に送出するアドレスレジスタ（
   ３）とを有することを特徴とするＴＬＢアクセス方式。