JP2510317B2 - TLB access device - Google Patents

Description

【発明の詳細な説明】 〔概要〕 TLBに対し、論理アドレスから実アドレスに変換する
ためのアドレス変換用アドレスまたはTLBアクセス用ア
ドレスのどちらか一方のアドレスを指定してTLBに対す
るアクセスを行うTLBアクセス装置に関し、 TLBアクセス用レジスタと、アドレス変換用レジスタ
を共用することにより、それに関連する部品を除去させ
ることにより、高速で、作成容易性、及び経済性のある
TLBアクセス装置を提供することを目的とし、 アドレス変換用アドレスまたはTLBアクセス用アドレ
スのどちらか一方を選択する選択部と、当該選択部によ
り選択されたどちらか一方のアドレスを保持してTLBに
送出するアドレスレジスタとを有する構成である。[Detailed Description of the Invention] [Outline] TLB access for accessing the TLB by designating an address for address conversion for converting a logical address into a real address or an address for TLB access Regarding the device, by sharing the TLB access register and the address translation register, and removing the related parts, it is fast, easy to create, and economical.
For the purpose of providing a TLB access device, a selection unit that selects either an address conversion address or a TLB access address and one of the addresses selected by the selection unit are held and transmitted to the TLB. And an address register that operates.

〔産業上の利用分野〕[Industrial applications]

本発明は高速に動的アドレス変換を行うTLB（Transla
tion Look a side Buffer;変換索引緩衝機構）アクセス
装置に係り、特に、TLBに対し、論理アドレスから実ア
ドレスに変換するためのアドレス変換用アドレスまたは
TLBアクセス用アドレスのどちらか一方のアドレスを指
定してTLBに対するアクセスを行うTLBアクセス装置に関
する。The present invention is a TLB (Transla
translation look-aside buffer (translation index buffer mechanism), which relates to an access device, in particular, an address translation address for translating a logical address from a real address to a TLB or
The present invention relates to a TLB access device for accessing a TLB by designating one of the TLB access addresses.

〔従来の技術〕[Conventional technology]

従来、第４図に示すように、TLB41と、当該TLB41に対
し、論理アドレスから実アドレスに変換するためのアド
レス変換用アドレス（論理アドレス）を保持するアドレ
ス変換用レジスタ43と、初期設定等の場合にTLB41自体
に対する書込みや書換えに用いるアドレスを一時保持す
るTLBアクセス用レジスタ44と、当該アドレス変換用レ
ジスタ43またはTLBアクセス用レジスタ44のどちらか一
方の内容を選択してTLB41に送出する選択部42とを有す
るTLBアクセス方式である。Conventionally, as shown in FIG. 4, a TLB 41, an address translation register 43 for holding an address translation address (logical address) for translating a logical address into a real address for the TLB 41, an initial setting, etc. In this case, the TLB access register 44 that temporarily holds the address used for writing or rewriting to the TLB 41 itself, and the selection unit that selects the content of either the address conversion register 43 or the TLB access register 44 and sends it to the TLB 41. 42 is a TLB access method.

本方式では論理アドレスを実アドレスに変換する場合
には、選択部42はアドレス変換用レジスタ43を選択し、
初期設定等でTLB41自体に書込みや書換えを行わせる場
合には、TLBアクセス用レジスタ44に保持されているア
ドレスを選択する。In this method, when converting a logical address to a real address, the selection unit 42 selects the address conversion register 43,
When the TLB 41 itself is to be written or rewritten in the initial setting or the like, the address held in the TLB access register 44 is selected.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

ところで、従来例に係るTLBアクセス方式にあって
は、論理アドレスを実アドレスに変感する場合のアドレ
ス変換用アドレスを保持するアドレス変換用レジスタ43
を設けるとともに、初期設定等でTLB41内に書き込まれ
ているデータの書込みまたは書換えを行う場合のアドレ
スを保持するTLBアクセス用レジスタ44を設けるように
している。By the way, in the TLB access method according to the conventional example, the address conversion register 43 for holding the address for address conversion when changing the logical address to the real address is used.
In addition to the above, a TLB access register 44 for holding an address when writing or rewriting the data written in the TLB 41 in the initial setting or the like is provided.

しかし、TLB41の書込みや書換えを行う場合は、初期
設定時等であって、その場合にはTLB41に対するアクセ
スが行われることはなく、TLBアクセスとアドレス変換
とが競合することはない。したがって、アドレス変換用
アドレス及びTLBアクセス用アドレスを保持するレジス
タを各々設ける必要はなく、両者のアドレスを受ける共
用レジスタを設ければ足りる。However, when the TLB 41 is written or rewritten, for example, at the time of initial setting, the TLB 41 is not accessed in that case, and there is no conflict between the TLB access and the address translation. Therefore, it is not necessary to provide each register for holding the address translation address and the TLB access address, and it suffices to provide a shared register for receiving both addresses.

そこで、本発明はTLBアクセス用レジスタと、アドレ
ス変換用レジスタを共用することにより、それに関連す
る部品を除去させることにより、高速で、作成容易性、
及び経済性のあるTLBアクセス装置を提供することを目
的としてなされたものである。Therefore, according to the present invention, by sharing the TLB access register and the address conversion register, and removing the components related thereto, high speed, easy creation,
The purpose of the invention is to provide an economical TLB access device.

〔課題を解決するための手段〕[Means for solving the problem]

以上の技術的課題を解決するため、本発明は第１図に
示すように、論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレスまたはTLBアクセス用アド
レスのどちらか一方のアドレスによってTLBに対するア
クセスを行うかのアクセス指定に応じて、生成されたア
ドレス変換用アドレスまたは生成されたTLBアクセス用
アドレスを選択する選択部２と、前記アドレス変換用ア
ドレスまたはTLBアクセス用アドレスのどちらか一方が
保持可能であり、前記選択部２により選択されたアドレ
スを保持し、アクセス指示に応じて該アドレスを前記TL
B1に送出するアドレスレジスタ３と、前記アクセス指定
およびアクセス指示を制御する制御部とを有するもので
ある。In order to solve the above technical problems, the present invention, as shown in FIG. 1, makes access to a TLB by either an address conversion address for converting a logical address to a real address or a TLB access address. It is possible to hold either the address conversion address or the TLB access address, and the selection unit 2 that selects the generated address translation address or the generated TLB access address according to the access designation of whether to perform Holds the address selected by the selection unit 2, and stores the address in the TL according to an access instruction.
It has an address register 3 for sending to B1, and a control unit for controlling the access designation and the access instruction.

〔作用〕[Action]

本発明に係るTLBアクセス装置は次のように動作す
る。The TLB access device according to the present invention operates as follows.

論理アドレスから実アドレスへのアドレス変換を行う
場合には、前記選択部２はアドレス変換用アドレスを選
択して、アドレス用レジスタ３に当該アドレスを保持さ
せる。When performing the address conversion from the logical address to the real address, the selection unit 2 selects the address conversion address and causes the address register 3 to hold the address.

その後、アクセス指示が当該TLB1にあった場合には、
当該指示と同期して前記アドレスレジスタ３に保持され
ていたアドレス変換用アドレス（論理アドレス）をTLB1
に送出し、該当する実アドレスが当該TLB1から出力され
ることになる。After that, if the access instruction is in the TLB1,
The address conversion address (logical address) held in the address register 3 in synchronization with the instruction is set to TLB1.
And the corresponding real address is output from the TLB1 concerned.

ここで、「論理アドレス」とはプログラマが使用する
ことができる論理的なアドレスをいい、「実アドレス」
とは仮想記憶方式のデータ処理システムにおいて、動的
アドレス変換機構によって変換された後のアドレスをい
う。Here, "logical address" means a logical address that can be used by the programmer, "real address"
In the virtual memory data processing system, means an address after being translated by the dynamic address translation mechanism.

一方、当該TLB1に格納されている内容を初期設定時等
に書込みまたは書換えを行う場合には、選択部２はアド
レス変換用アドレスの代りに、TLBアクセス用アドレス
を選択し、前記アドレスレジスタ３に当該アドレスを保
持させる。On the other hand, when the contents stored in the TLB1 are written or rewritten at the time of initialization, the selection unit 2 selects the TLB access address instead of the address conversion address and stores it in the address register 3. Hold the address.

その後、当該TLB1に対してアクセス指示があると、当
該指示と同期して、アドレスレジスタ３に保持されてい
たアドレスがTLB1に送出され、当該アドレスで指定され
る位置に新たな内容が書き込まれ、または書き換えられ
ることになる。After that, when there is an access instruction to the TLB1, the address held in the address register 3 is transmitted to the TLB1 in synchronization with the instruction, and new contents are written in the position designated by the address, Or it will be rewritten.

〔実施例〕〔Example〕

続いて、本発明の実施例に係るTLBアクセス装置を説
明する。Next, the TLB access device according to the embodiment of the present invention will be described.

本実施例に係る装置は第２図に示すように、大きく
は、CPUを有するLSI（Large Scale Integration）チッ
プ10と、当該LSI10の外部に設けられた高速に論理アド
レスから実アドレスへの変換を行うTLB（変換索引緩衝
機構）11とを有する。As shown in FIG. 2, the device according to the present embodiment roughly includes an LSI (Large Scale Integration) chip 10 having a CPU and a high-speed conversion from a logical address to a real address provided outside the LSI 10. And a TLB (translation index buffering mechanism) 11 for performing.

当該チップ10には同図に示すように、前記選択部２と
してのマルチプレクサ12と、前記アドレスレジスタ３と
してのTAB13と、バッファ15,16と、マルチプレクサ18
と、データ用レジスタ17と、論理アドレス等が前記TLB1
1内に格納されている変換索引表に存在するか否かを判
断してTLBによるアドレス変換が可能か否かを判断し、
可能でない場合に、フォルト信号を出力したり、記憶保
護のために用いるプロテクション・TLBフォルト検出回
路20と、通常のアドレス変換モードであるか、TLBアク
セス・モードであるかの指定を行うレジスタであるTBM
レジスタ14と、当該TBMレジスタ14の指定に基づいて種
々の制御信号を出力する制御回路21とを有するものであ
る。さらに、前記制御回路21は第３図に示すように、AN
D素子21aと、NOT素子21b,21dと、バッファ21cとを有す
るものである。As shown in the figure, the chip 10 has a multiplexer 12 as the selection unit 2, a TAB 13 as the address register 3, buffers 15 and 16, and a multiplexer 18.
, The data register 17, the logical address, etc.
Judge whether it exists in the translation index table stored in 1 and decide whether address translation by TLB is possible,
A protection / TLB fault detection circuit 20 that outputs a fault signal and protects memory when it is not possible, and a register that specifies the normal address translation mode or TLB access mode. TBM
It has a register 14 and a control circuit 21 which outputs various control signals based on the designation of the TBM register 14. Further, as shown in FIG.
It has a D element 21a, NOT elements 21b and 21d, and a buffer 21c.

続いて、本実施例に係るTLBアクセス装置の動作を説
明する。Next, the operation of the TLB access device according to this embodiment will be described.

前記TBMレジスタ14に通常のアドレス変換を行わせる
のかTLB自体に対するアクセスを行わせるのかの指定を
行う。例えば、通常のアドレス変換を行わしめる場合に
は、“01"の値を設定する。It is specified whether the TBM register 14 is to perform normal address translation or access to the TLB itself. For example, when performing normal address translation, the value of "01" is set.

“01"が指定されると、第３図に示した制御回路21か
ら、バッファ21c及びNOT素子21dを介して、LASL＝“1"
信号が出力され、AND素子21a及びNOT素子21bを介してTL
BRSL,TLBIN,TLBRSL,TLBOE＝“1"信号が出力され、その
他の信号は“0"となる。すなわち、LASL信号によりマル
チプレクサ12でアドレス変換用アドレス（論理アドレ
ス）が選択され、TAB13には変換すべきアドレス変換用
アドレス（論理アドレス）が保持される。その際、TLBO
E信号がTLB11に入力すると、該当する実アドレスが当該
TLB11から読み出され、TLBINによりバッファ15を介し、
TLBRSLでマルチプレクサ18により選択され、TDBレジス
タ17に実アドレスが保持されることになる。When "01" is designated, LASL = "1" is supplied from the control circuit 21 shown in FIG. 3 via the buffer 21c and the NOT element 21d.
A signal is output and TL is output via the AND element 21a and NOT element 21b.
BRSL, TLBIN, TLBRSL, TLBOE = "1" signal is output, and other signals are "0". That is, the LASL signal selects the address conversion address (logical address) in the multiplexer 12, and the TAB 13 holds the address conversion address (logical address) to be converted. At that time, TLBO
When the E signal is input to TLB11, the corresponding real address is
It is read from TLB11 and passed through buffer 15 by TLBIN.
It is selected by the multiplexer 18 in TLBRSL, and the real address is held in the TDB register 17.

一方、TLB11自体に対するアクセスを行う場合につい
て説明する。On the other hand, a case of accessing the TLB 11 itself will be described.

TLB11の読出しを行う場合には、前記TBMレジスタ14に
対し、“10"を入力させる。すると、バッファ21cを介し
てTBWRSL信号が出力されるとともに、AND素子21a及びNO
T素子21bを介してTLBIN,TLBRSL,TLBOE＝“1"信号が出力
されることになる。すなわち、TLBWRSL＝“1"信号によ
りマルチプレクサ12においてTLBリードアドレスが選択
され、TABレジスタ13に保持される。前記制御回路21か
らTLBOE信号がTLB11に入力すると、当該TLB11から読み
出されたデータはTLBIN信号で開かれたバッファ15及びT
LBRSLで選択されたマルチプレクサ18を介してTDBレジス
タ17に保持されることになる。When reading the TLB 11, “10” is input to the TBM register 14. Then, the TBWRSL signal is output via the buffer 21c and the AND element 21a and NO
The TLBIN, TLBRSL, TLBOE = "1" signals are output via the T element 21b. That is, the TLB read address is selected in the multiplexer 12 by the TLBWRSL = "1" signal and held in the TAB register 13. When the TLBOE signal is input to the TLB 11 from the control circuit 21, the data read from the TLB 11 is stored in the buffer 15 and T opened by the TLBIN signal.
It is held in the TDB register 17 via the multiplexer 18 selected by LBRSL.

尚、TLB11から読み出されたデータはメモリアクセス
のための物理アドレスとして送出される。また、プロテ
クション・TLBフォルト回路20にも送出される。The data read from the TLB 11 is sent as a physical address for memory access. It is also sent to the protection / TLB fault circuit 20.

さらに、TLB11にデータを書き込む場合には、前記TBM
レジスタ14に対し、“11"データを入力させれば良い。
すると、第３図に示した制御回路21から明らかなよう
に、バッファ21cを介してTLBWRSL＝“1"信号が出力され
るとともにAND素子21aを介して、TLBWSL,TLBOT,TLBWSL,
TLBWE＝“1"が出力される。Furthermore, when writing data to TLB11, the TBM
“11” data may be input to the register 14.
Then, as is apparent from the control circuit 21 shown in FIG. 3, the TLBWRSL = "1" signal is output through the buffer 21c and the TLBWSL, TLBOT, TLBWSL,
TLBWE = "1" is output.

すなわち、TLBWRSL＝“1"によりマルチプレクサ12でT
LBライトアドレスが選択され、TABレジスタ13に保持さ
れる。また、マルチプレクサ18に対し、TLBWSLによりTL
Bライトデータが選択され、TDBレジスタ17に保持され
る。当該データはTLBOT信号により開いたバッファ16を
介してTLB11に送出され、TLB11に制御回路21から当該制
御TLBWE信号が入力すると、前記TDBレジスタ17に保持さ
れたデータが書き込まれることになる。That is, TLBWRSL = "1" causes T in multiplexer 12.
The LB write address is selected and held in the TAB register 13. Also, for the multiplexer 18, TL by TLBWSL
B write data is selected and held in the TDB register 17. The data is sent to the TLB 11 via the buffer 16 opened by the TLBOT signal, and when the control TLBWE signal is input to the TLB 11 from the control circuit 21, the data held in the TDB register 17 is written.

尚、以上の説明ではTLB11はLSIチップ10の外部に設け
られているとしたが、必ずしも外部に設けなくても、当
該チップ10に組み込んでも良い。Although the TLB 11 is provided outside the LSI chip 10 in the above description, the TLB 11 may not necessarily be provided outside and may be incorporated in the chip 10.

また、第３図に示した信号の値の取り方は必ずしも当
該場合に限られることはない。Further, the method of taking the value of the signal shown in FIG. 3 is not necessarily limited to that case.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明はTLBアクセス用レジス
タと、アドレス変換用レジスタを共用することにより、
それに関連する部品を除去させるようにしている。As described above, according to the present invention, by sharing the TLB access register and the address translation register,
The related parts are removed.

したがって、ゲート段数の削減によるアドレス変換の
高速化を図ることができるとともに、部品点数の削減に
よる、作成容易性、及び経済性のあるTLBアクセス装置
を提供することができる。Therefore, it is possible to speed up the address conversion by reducing the number of gate stages, and it is possible to provide a TLB access device that is easy to create and economical due to the reduction in the number of parts.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は実施例に係る制御回路を示す
図、第４図は従来例に係るブロック図である。 1,11……TLB（変換索引緩衝機構） ２（12）……選択部（マルチプレクサ） ３（13）……アドレスレジスタ（TAB）1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of an embodiment, FIG. 3 is a diagram showing a control circuit of the embodiment, and FIG. 4 is a block diagram of a conventional example. 1,11 …… TLB (Translation Index Buffer Mechanism) 2 (12) …… Selector (Multiplexer) 3 (13) …… Address Register (TAB)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−91462（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuyasu Nonomura 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (72) Inventor Toru Watanabe 1015, Kamedotaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture, Fujitsu Limited (72) Takumi Takeno, 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor, Takumi Maruyama, 1015, Uedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (56) References 60-91462 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】論理アドレスから実アドレスに変換するた
めのアドレス変換用アドレスまたはTLBアクセス用アド
レスのどちらか一方のアドレスによってTLBに対するア
クセスを行うかのアクセス指定に応じて、生成されたア
ドレス変換用アドレスまたは生成されたTLBアクセス用
アドレスを選択する選択部と、 前記アドレス変換用アドレスまたはTLBアクセス用アド
レスのどちらか一方が保持可能であり、前記選択部によ
り選択されたアドレスを保持し、アクセス指示に応じて
該アドレスを前記TLBに送出するアドレスレジスタと、 前記アクセス指定およびアクセス指示を制御する制御部
とを有することを特徴とするTLBアクセス装置。1. An address conversion generated according to an access designation of whether to access a TLB by using either an address conversion address for converting a logical address to a real address or a TLB access address. A selection unit that selects an address or a generated TLB access address and either the address conversion address or the TLB access address can be held, and the address selected by the selection unit can be held and an access instruction can be issued. A TLB access device comprising: an address register for sending the address to the TLB according to the above; and a control unit for controlling the access designation and the access instruction.