JPH03245562A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03245562A JPH03245562A JP2417705A JP41770590A JPH03245562A JP H03245562 A JPH03245562 A JP H03245562A JP 2417705 A JP2417705 A JP 2417705A JP 41770590 A JP41770590 A JP 41770590A JP H03245562 A JPH03245562 A JP H03245562A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- collector
- resistance
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000605 extraction Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000003321 amplification Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[0001]
本発明形成されたNPN型トランジスタとPNN型低抵
抗トランジスタとを含む半導体集積回路に関するもので
ある。 [0002]
抗トランジスタとを含む半導体集積回路に関するもので
ある。 [0002]
図1に示す従来のPNN型低抵抗トランジスタとNPN
型トランジスタとを含むコンプリメンタリな半導体集積
回路の製造方法は、P−型基板(1)にPNN型低抵抗
トランジスタを分離するためのN型埋込拡散層(2)を
形成する工程と、NPN型トランジスタのコレクタ低抵
抗領域となるN++埋込拡散層(3)を形成する工程と
、分離領域を形成するためのP+ff1l+込拡散層(
4a)及びPNN型低抵抗トランジスタのコレクタ領域
となるP+型埋込拡散層(4b)を形成する工程と、基
板(1)上にN−型エピタキシャル層(5)を形成する
工程と、P+型分離用拡散層(6a)及びコレクタ引き
出し用P+型拡散層(6b)を形成する工程と、コ+ レクタ引き出し用N 型拡散層(7)を形成する工程と
、ベース領域となるP+型拡散層(8a)及びエミッタ
領域となるP+型拡散層(8b)を形成する工程と、エ
ミッタ領域となるN+型型数散層9a)及びベース引き
出し領域となるN十型拡散層(9b)を形成する工程と
を有する。 [0003] + 従って、従来の方法では分離領域としてP 型埋込拡散
層(4a)及びP+型拡散層(6a)を設ける工程、更
にN型埋込拡散層(2)を設ける工程が必要になる。こ
のため、製造工程が多く、且つチップ面積が必然的に大
になった。 [0004] そこで、本発明の目的は、製造工程の簡略化及びチップ
面積の低減が可能な半導体集積回路を提供することにあ
る。 [0005]
型トランジスタとを含むコンプリメンタリな半導体集積
回路の製造方法は、P−型基板(1)にPNN型低抵抗
トランジスタを分離するためのN型埋込拡散層(2)を
形成する工程と、NPN型トランジスタのコレクタ低抵
抗領域となるN++埋込拡散層(3)を形成する工程と
、分離領域を形成するためのP+ff1l+込拡散層(
4a)及びPNN型低抵抗トランジスタのコレクタ領域
となるP+型埋込拡散層(4b)を形成する工程と、基
板(1)上にN−型エピタキシャル層(5)を形成する
工程と、P+型分離用拡散層(6a)及びコレクタ引き
出し用P+型拡散層(6b)を形成する工程と、コ+ レクタ引き出し用N 型拡散層(7)を形成する工程と
、ベース領域となるP+型拡散層(8a)及びエミッタ
領域となるP+型拡散層(8b)を形成する工程と、エ
ミッタ領域となるN+型型数散層9a)及びベース引き
出し領域となるN十型拡散層(9b)を形成する工程と
を有する。 [0003] + 従って、従来の方法では分離領域としてP 型埋込拡散
層(4a)及びP+型拡散層(6a)を設ける工程、更
にN型埋込拡散層(2)を設ける工程が必要になる。こ
のため、製造工程が多く、且つチップ面積が必然的に大
になった。 [0004] そこで、本発明の目的は、製造工程の簡略化及びチップ
面積の低減が可能な半導体集積回路を提供することにあ
る。 [0005]
上記目的を達成するための本発明は、理解を容易にする
ために実施例を示す図面の符号を参照して説明すると、
N型半導体基板(11)の中に互いに離間して形成され
たNPN型トランジスタのためのN型低抵抗分離領域(
12a)及びPNN型低抵抗トランジスタのためのN型
低抵抗コレクタ領域(12b)と、前記N型低抵抗分離
領域(12a)の中に形成されたN型低抵抗コレクタ領
域(13)と、前記N型低抵抗分離領域(12a)と前
記N型低抵抗コレクタ領域(12b)と前記N型低抵抗
コレクタ領域(13)とを含む前記基板(11)上に形
成された前記N型低抵抗コレクタ領域(13)よりも高
い抵抗値を有するN型エピタキシャル層(14)と、前
記N型エピタキシャル層(14)の表面から前記N型低
抵抗分離領域(12a)に達するように不純物拡散で形
成されたN型低抵抗環状分離領域(15a)と、前記N
型エピタキシャル層(14)の表面から前記N型低抵抗
コレクタ領域(12b)に達するように不純物拡散で形
成され且つ前記N型エピタキシャル層(14)によって
前記N型低抵抗環状分離領域(15a)から分離されて
いるN型低抵抗環状コレクタ引き出し領域(15b)と
、前記N型エピタキシャル層(14)の表面から前記N
型低抵抗コレクタ領域(13)に達するか又は近づくよ
うに不純物拡散で形成され且つ前記N型エピタキシャル
層(14)よりも高い不純物濃度を有しているN型コレ
クタ電極形成領域(16)と、前記N型低抵抗環状分離
領域(15a)で囲まれた前記N型エピタキシャル層(
14)の島状領域(14a)に不純物拡散で形成された
N型低抵抗ベース領域(18a)と、前記N型低抵抗ベ
ース領域(18a)の中に形成されたN型エミッタ領域
(19)と、前記N型低抵抗環状コレクタ引き出し領域
(15b)で囲まれた前記N型エピタキシャル層(14
)の島状領域(14b)にN型不純物の拡散で形成され
たN型低抵抗ベース領域(17)と、前記N型低抵抗ベ
ース領域(17)に隣接するように形成されたN型低抵
抗エミッタ領域(18b)とを備えた半導体集積回路に
係わるものである。 [0006]
ために実施例を示す図面の符号を参照して説明すると、
N型半導体基板(11)の中に互いに離間して形成され
たNPN型トランジスタのためのN型低抵抗分離領域(
12a)及びPNN型低抵抗トランジスタのためのN型
低抵抗コレクタ領域(12b)と、前記N型低抵抗分離
領域(12a)の中に形成されたN型低抵抗コレクタ領
域(13)と、前記N型低抵抗分離領域(12a)と前
記N型低抵抗コレクタ領域(12b)と前記N型低抵抗
コレクタ領域(13)とを含む前記基板(11)上に形
成された前記N型低抵抗コレクタ領域(13)よりも高
い抵抗値を有するN型エピタキシャル層(14)と、前
記N型エピタキシャル層(14)の表面から前記N型低
抵抗分離領域(12a)に達するように不純物拡散で形
成されたN型低抵抗環状分離領域(15a)と、前記N
型エピタキシャル層(14)の表面から前記N型低抵抗
コレクタ領域(12b)に達するように不純物拡散で形
成され且つ前記N型エピタキシャル層(14)によって
前記N型低抵抗環状分離領域(15a)から分離されて
いるN型低抵抗環状コレクタ引き出し領域(15b)と
、前記N型エピタキシャル層(14)の表面から前記N
型低抵抗コレクタ領域(13)に達するか又は近づくよ
うに不純物拡散で形成され且つ前記N型エピタキシャル
層(14)よりも高い不純物濃度を有しているN型コレ
クタ電極形成領域(16)と、前記N型低抵抗環状分離
領域(15a)で囲まれた前記N型エピタキシャル層(
14)の島状領域(14a)に不純物拡散で形成された
N型低抵抗ベース領域(18a)と、前記N型低抵抗ベ
ース領域(18a)の中に形成されたN型エミッタ領域
(19)と、前記N型低抵抗環状コレクタ引き出し領域
(15b)で囲まれた前記N型エピタキシャル層(14
)の島状領域(14b)にN型不純物の拡散で形成され
たN型低抵抗ベース領域(17)と、前記N型低抵抗ベ
ース領域(17)に隣接するように形成されたN型低抵
抗エミッタ領域(18b)とを備えた半導体集積回路に
係わるものである。 [0006]
本発明は次の作用効果を有する。
(1) PNN型低抵抗トランジスタのコレクタ領域
(12b)及びコレクタ引き出し領域(15b)がPN
N型低抵抗トランジスタの分離領域にも使用されている
ので、分離のための特別な拡散領域を設けることが不要
になり、チップ面積を小さくすることができる。 (2) PNN型低抵抗トランジスタが不純物拡散で
形成されたN型低抵抗ベース領域(17)を有するので
、ベース領域がエピタキシャル層のみによる均一ベース
型トランジスタに比べて、電気的特性(耐圧、電流増幅
率、電流増幅率の電流依存性、飽和電圧等)をベースに
拡散型トランジスタであるNPN型トランジスタに近づ
けることができ、コンプリメンタリペアとして好都合に
なる。 [0007]
(12b)及びコレクタ引き出し領域(15b)がPN
N型低抵抗トランジスタの分離領域にも使用されている
ので、分離のための特別な拡散領域を設けることが不要
になり、チップ面積を小さくすることができる。 (2) PNN型低抵抗トランジスタが不純物拡散で
形成されたN型低抵抗ベース領域(17)を有するので
、ベース領域がエピタキシャル層のみによる均一ベース
型トランジスタに比べて、電気的特性(耐圧、電流増幅
率、電流増幅率の電流依存性、飽和電圧等)をベースに
拡散型トランジスタであるNPN型トランジスタに近づ
けることができ、コンプリメンタリペアとして好都合に
なる。 [0007]
次に、図1〜図11を参照して本発明の実施例に係わる
集積回路及びその製造方法について述べる。本実施例の
集積回路は、図11に示すモータ制御回路の一部、即ち
、NPN型の第1のトランジスタQ1とPNN型低抵抗
の第2のトランジスタQ2とを含む回路、又形成された
NPN型の第3のトランジスタQ3とPNN型低抵抗の
第4のトランジスタQ4とを含む回路から成る。 [0008] 図11の回路で要求するNPN型Si)ランジスタとP
NN型低抵抗Si)ランジスタとを同一の基板に形成す
るために、まず、図2に示す如く、5〜10Ω・cm+ 散深さX、=15μmのP 型分離領域(12a)及び
P+型コレクタ領域(I2b)を硼素の選択拡散法によ
り形成する。なお、図2〜図9では選択拡散のマスクと
なるS 10 z膜が夫々省略されている。また、NP
N型トランジスタを高耐圧化する時は、まず、P+型コ
レクタ領域(12b)のためのプレデポジット拡散を行
い、次いでp + W分離領域(12a)のためのプレ
デポジット拡散を行い、その後同時にドライブ拡散を行
う方法によってP+型分離領域(12a)をp =5
00Ω/口、X、=10μmとし、P+型コレクタ領域
(12b)をρs 3 8=50Ω/口、X−=15μmとしてもより)。 [0009] 次に、図3に示す如く、砒素(あるいはアンチモン)を
選択することによって+ ρ =15Ω/口、X、=3μmのN 型低抵抗コレク
タ領域(13)をP+型J 分離領域(12a)の中に形成する。 [0010] 次に、図4に示す如く、基板(11)上に燐をドープし
たN−型シリコンを成長させることによって比抵抗1〜
2Ω・cm、厚さ16μmのN−型エピタキシャル層(
14)を形成する。この時、領域(12a)(12b)
(13)は上に延びる。 [0011] 次に、図5に示す如く、硼素を選択拡散することによっ
て、第1のN−型島状領域(14a)が生じるようにP
+型環状分離領域(15a)を形成し、同時に第2のN
−型島状領域(14b)が生じるようにP+型コレクタ
領域(15b)を環状に形成する。この時、領域(15
a)(15b)のρ は10Ω/口であす、X、は12
μmである。なお1、領域(15a) (15b)は
互いに独立し且つエピタキシャル層(14)の残存領域
(14c)によって囲まれている。また領域(15a)
(15b)はP 型分離領域(12a)とP+型コレク
タ領域+ (12b)とに夫々達している。しかし、この工程で領
域(15a)(15b)と領域(12a)(12b)と
を接続させずに、以後の加熱工程において接続させても
よい。 [0012] 次に、図6に示す如く、第1の島状領域(14a)の中
に燐の選択拡散法によってρ =15Ω/口、X、=1
0μmのN+型コレクタ電極形成領域(16)S
J を環状に形成する。この実施例では、この工程で領域(
16)が領域(13)に達しているが、後の加熱工程で
領域(13)に達するようにしてもよい。また、NPN
型トランジスタの飽和電圧があまり問題にならないとき
は、最終工程においても、領域(16)から分離されて
いてもよい。 [0013] 次に、図7に示す如く、第2の島状領域(14a)に燐
の選択拡散法によってp8=60Ω/口、X 、= 7
p mノN−型島状領域(14b)よりも低抵抗(7
)N」 型低抵抗ベース領域(17)を形成する。 図7では領域(17)と領域(12b)との間にN″″
″′″型島状領域(14b)の一部が残存するように領
域(17)が形成されているが、領域(17)が領域(
12b)に達するように拡散してもよい。領域(17)
とP+型コレクタ引き出し領域(15b)との間に、P
NN型低抵抗トランジスタの耐圧向上のためにN−型島
状領域(14b)の一部を残存させる。 [0014] 時に形成する。この際、一方の領域(18a)形成され
たN−型の第1の島状領域(14a)のほぼ中央に形成
するが、他方の領域(18b)形成されたN型低抵抗ベ
ース領域(17)の右側に片寄った状態に形成する。領
域(18b)と領域(17)との関係を更に詳しく説明
する。P+型エミッタ領域(18b)の右側面とN型低
抵抗ベース領域(17)の右側面とが重なるように、領
域(18b)を形成する。このように、領域(18b)
を片寄った状態に形成すると、チップ面積を減少させる
ことが出来る。実施例では、領域(18b)の右側面と
領域(17)の右側面とがほぼ重なっているが、領域(
18b)の右側面と領域(14b)との間に領域(17
)の一部が少し露出する場合においてもチップ面積の低
減の効果が得られる。この場合には、領域(17)の露
出面の距離が領域(18b)の下部領域(17)の厚さ
Lよりも小であることが望ましい。また、実施例のよう
に領域(17)(18b)の右側面が重なる場合には、
領域(18b)の深さX、の2/3以下の深さで領域(
18b)の拡散層と領域(17)の拡散層とが交差する
ように選択することが望ましい。上述の如く、領域(1
8b)を領域(17)の中に片寄った状態に配置しても
、領域(17)(18b)をN−型領域(14b)が囲
んでいるので、PNN型低抵抗トランジスタを得ること
が出来る。 [0015] お、この工程で領域(17)にN+型のベース電極接続
領域を同時に形成している。 [0016] 次に、図10に示す如く、アルミニウムの蒸着によって
、NPNi)ランジスタのコレクタ電極(20a)、ベ
ース電極(21a)、及びエミッタ電極(22a)を形
成すると共にPNPW)ランジスタのコレクタ電極(2
0b) 及びエミッタ電極(22b)を形成し、更に
N−型エピタキシャル層(14)の残存領域(14a)
に電源電圧+Vcc(最高電圧)を印加する電極(23
)を形成し、更にP+型分離領域(12a)(15a)
をグランド(最低電源ライン)に接続するための電極(
24)を形成する。なお、図10の(25)はSiO3
膜である。また、図示されていない領域の半導体素子も
、図示のトランジスタと同様に形成する。 [0017] 本実施例の集積回路には次の作用効果がある。 (A) N−型エピタキシャル層(14)の残存領域
(14c)にP+型コレクタ領域(12b)よりも高い
電圧(+Vcc)を加えることによって、領域(11)
(14c)と領域(12b)(15b)との間が逆バイ
アス状態となり、PNN型低抵抗トランジスタの分離が
達成される。従って、分離領域を形成するための特別な
工程を設けないで、分離が達成される。即ち、図1に示
す従来の集積回路の領域(2)を設ける工程が不要にな
る。この結果、製造工程が1工程分簡略化される。 (B) 図1の領域(2)、及び領域(4a)(6A
)のうち右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チップ面積の低減が可能に
なる。 (C) 領域(17)の中に領域(18b)を片寄っ
て配置することにより、領域(17)の面積を低減させ
ることが可能になり、チップ面積を低減することが出来
る。 (D) 領域(14b)の中に低抵抗ベース領域(1
7b)を設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとすることが可
能になり、耐圧、電流増幅率、電流増幅率の電流依存性
、飽和電圧等の電気的特性を、左側のベース拡散型のN
PN)ランジスタに近づけることが可能になる。従って
、図11に示す回路を構成する際には好都合になる。
集積回路及びその製造方法について述べる。本実施例の
集積回路は、図11に示すモータ制御回路の一部、即ち
、NPN型の第1のトランジスタQ1とPNN型低抵抗
の第2のトランジスタQ2とを含む回路、又形成された
NPN型の第3のトランジスタQ3とPNN型低抵抗の
第4のトランジスタQ4とを含む回路から成る。 [0008] 図11の回路で要求するNPN型Si)ランジスタとP
NN型低抵抗Si)ランジスタとを同一の基板に形成す
るために、まず、図2に示す如く、5〜10Ω・cm+ 散深さX、=15μmのP 型分離領域(12a)及び
P+型コレクタ領域(I2b)を硼素の選択拡散法によ
り形成する。なお、図2〜図9では選択拡散のマスクと
なるS 10 z膜が夫々省略されている。また、NP
N型トランジスタを高耐圧化する時は、まず、P+型コ
レクタ領域(12b)のためのプレデポジット拡散を行
い、次いでp + W分離領域(12a)のためのプレ
デポジット拡散を行い、その後同時にドライブ拡散を行
う方法によってP+型分離領域(12a)をp =5
00Ω/口、X、=10μmとし、P+型コレクタ領域
(12b)をρs 3 8=50Ω/口、X−=15μmとしてもより)。 [0009] 次に、図3に示す如く、砒素(あるいはアンチモン)を
選択することによって+ ρ =15Ω/口、X、=3μmのN 型低抵抗コレク
タ領域(13)をP+型J 分離領域(12a)の中に形成する。 [0010] 次に、図4に示す如く、基板(11)上に燐をドープし
たN−型シリコンを成長させることによって比抵抗1〜
2Ω・cm、厚さ16μmのN−型エピタキシャル層(
14)を形成する。この時、領域(12a)(12b)
(13)は上に延びる。 [0011] 次に、図5に示す如く、硼素を選択拡散することによっ
て、第1のN−型島状領域(14a)が生じるようにP
+型環状分離領域(15a)を形成し、同時に第2のN
−型島状領域(14b)が生じるようにP+型コレクタ
領域(15b)を環状に形成する。この時、領域(15
a)(15b)のρ は10Ω/口であす、X、は12
μmである。なお1、領域(15a) (15b)は
互いに独立し且つエピタキシャル層(14)の残存領域
(14c)によって囲まれている。また領域(15a)
(15b)はP 型分離領域(12a)とP+型コレク
タ領域+ (12b)とに夫々達している。しかし、この工程で領
域(15a)(15b)と領域(12a)(12b)と
を接続させずに、以後の加熱工程において接続させても
よい。 [0012] 次に、図6に示す如く、第1の島状領域(14a)の中
に燐の選択拡散法によってρ =15Ω/口、X、=1
0μmのN+型コレクタ電極形成領域(16)S
J を環状に形成する。この実施例では、この工程で領域(
16)が領域(13)に達しているが、後の加熱工程で
領域(13)に達するようにしてもよい。また、NPN
型トランジスタの飽和電圧があまり問題にならないとき
は、最終工程においても、領域(16)から分離されて
いてもよい。 [0013] 次に、図7に示す如く、第2の島状領域(14a)に燐
の選択拡散法によってp8=60Ω/口、X 、= 7
p mノN−型島状領域(14b)よりも低抵抗(7
)N」 型低抵抗ベース領域(17)を形成する。 図7では領域(17)と領域(12b)との間にN″″
″′″型島状領域(14b)の一部が残存するように領
域(17)が形成されているが、領域(17)が領域(
12b)に達するように拡散してもよい。領域(17)
とP+型コレクタ引き出し領域(15b)との間に、P
NN型低抵抗トランジスタの耐圧向上のためにN−型島
状領域(14b)の一部を残存させる。 [0014] 時に形成する。この際、一方の領域(18a)形成され
たN−型の第1の島状領域(14a)のほぼ中央に形成
するが、他方の領域(18b)形成されたN型低抵抗ベ
ース領域(17)の右側に片寄った状態に形成する。領
域(18b)と領域(17)との関係を更に詳しく説明
する。P+型エミッタ領域(18b)の右側面とN型低
抵抗ベース領域(17)の右側面とが重なるように、領
域(18b)を形成する。このように、領域(18b)
を片寄った状態に形成すると、チップ面積を減少させる
ことが出来る。実施例では、領域(18b)の右側面と
領域(17)の右側面とがほぼ重なっているが、領域(
18b)の右側面と領域(14b)との間に領域(17
)の一部が少し露出する場合においてもチップ面積の低
減の効果が得られる。この場合には、領域(17)の露
出面の距離が領域(18b)の下部領域(17)の厚さ
Lよりも小であることが望ましい。また、実施例のよう
に領域(17)(18b)の右側面が重なる場合には、
領域(18b)の深さX、の2/3以下の深さで領域(
18b)の拡散層と領域(17)の拡散層とが交差する
ように選択することが望ましい。上述の如く、領域(1
8b)を領域(17)の中に片寄った状態に配置しても
、領域(17)(18b)をN−型領域(14b)が囲
んでいるので、PNN型低抵抗トランジスタを得ること
が出来る。 [0015] お、この工程で領域(17)にN+型のベース電極接続
領域を同時に形成している。 [0016] 次に、図10に示す如く、アルミニウムの蒸着によって
、NPNi)ランジスタのコレクタ電極(20a)、ベ
ース電極(21a)、及びエミッタ電極(22a)を形
成すると共にPNPW)ランジスタのコレクタ電極(2
0b) 及びエミッタ電極(22b)を形成し、更に
N−型エピタキシャル層(14)の残存領域(14a)
に電源電圧+Vcc(最高電圧)を印加する電極(23
)を形成し、更にP+型分離領域(12a)(15a)
をグランド(最低電源ライン)に接続するための電極(
24)を形成する。なお、図10の(25)はSiO3
膜である。また、図示されていない領域の半導体素子も
、図示のトランジスタと同様に形成する。 [0017] 本実施例の集積回路には次の作用効果がある。 (A) N−型エピタキシャル層(14)の残存領域
(14c)にP+型コレクタ領域(12b)よりも高い
電圧(+Vcc)を加えることによって、領域(11)
(14c)と領域(12b)(15b)との間が逆バイ
アス状態となり、PNN型低抵抗トランジスタの分離が
達成される。従って、分離領域を形成するための特別な
工程を設けないで、分離が達成される。即ち、図1に示
す従来の集積回路の領域(2)を設ける工程が不要にな
る。この結果、製造工程が1工程分簡略化される。 (B) 図1の領域(2)、及び領域(4a)(6A
)のうち右側の部分に相当する部分が不要になるので、
分離のための面積が減少し、チップ面積の低減が可能に
なる。 (C) 領域(17)の中に領域(18b)を片寄っ
て配置することにより、領域(17)の面積を低減させ
ることが可能になり、チップ面積を低減することが出来
る。 (D) 領域(14b)の中に低抵抗ベース領域(1
7b)を設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとすることが可
能になり、耐圧、電流増幅率、電流増幅率の電流依存性
、飽和電圧等の電気的特性を、左側のベース拡散型のN
PN)ランジスタに近づけることが可能になる。従って
、図11に示す回路を構成する際には好都合になる。
【図1】
従来の集積回路の断面図である。
【図2】
本発明の実施例の第1の工程を示す断面図である。
【図3】
第2の工程を示す断面図である。
【図4】
第3の工程を示す断面図である。
【図5】
第4の工程を示す断面図である。
【図6】
第5の工程を示す断面図である。
【図7】
第6の工程を示す断面図である。
【図8】
第7の工程を示す断面図である。
【図9】
第8の工程を示す断面図である。
【図10】
完成した集積回路を示す断面図である。
【図11】
集積回路を使用したモータ制御回路を示す回路図である
。
。
11 基板
12a P+型分離領域
12b P+型コレクタ領域
13 N+型低抵抗コレクタ領域
図面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図101
【図11】
Claims (1)
- 【請求項1】N型半導体基板(11)の中に互いに離間
して形成されたNPN型トランジスタのためのP型分離
領域(12a)及びPNP型トランジスタのためのP型
コレクタ領域(12b)と、 前記P型分離領域(12a)の中に形成されたN型低抵
抗コレクタ領域(13)と、 前記P型分離領域(12a)と前記P型コレクタ領域(
12b)と前記N型低抵抗コレクタ領域(13)とを含
む前記基板(11)上に形成された前記N型低抵抗コレ
クタ領域(13)よりも高い抵抗値を有するN型エピタ
キシャル層(14)と、 前記N型エピタキシャル層(14)の表面から前記P型
分離領域(12a)に達するように不純物拡散で形成さ
れたP型環状分離領域(15a)と、前記N型エピタキ
シャル層(14)の表面から前記P型コレクタ領域(1
2b)に達するように不純物拡散で形成され且つ前記N
型エピタキシャル層(14)によって前記P型環状分離
領域(15a)から分離されているP型環状コレクタ引
き出し領域(15b)と、 前記N型エピタキシャル層(14)の表面から前記N型
低抵抗コレクタ領域(13)に達するか又は近づくよう
に不純物拡散で形成され且つ前記N型エピタキシャル層
(14)よりも高い不純物濃度を有しているN型コレク
タ電極形成領域(16)と、 前記P型環状分離領域(15a)で囲まれた前記N型エ
ピタキシャル層(14)の島状領域(14a)に不純物
拡散で形成されたP型ベース領域(18a)と、前記P
型ベース領域(18a)の中に形成されたN型エミッタ
領域(19)と、前記P型環状コレクタ引き出し領域(
15b)で囲まれた前記N型エピタキシャル層(14)
の島状領域(14b)にN型不純物の拡散で形成された
N型低抵抗ベース領域(17)と、 前記N型低抵抗ベース領域(17)に隣接するように形
成されたP型エミッタ領域(18b)とを備えた半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068534A JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58068534A Division JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03245562A true JPH03245562A (ja) | 1991-11-01 |
JPH0472390B2 JPH0472390B2 (ja) | 1992-11-18 |
Family
ID=26409753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2417705A Granted JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03245562A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000049662A1 (de) * | 1999-02-16 | 2000-08-24 | Infineon Technologies Ag | Igbt mit pn-isolation |
-
1990
- 1990-12-14 JP JP2417705A patent/JPH03245562A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000049662A1 (de) * | 1999-02-16 | 2000-08-24 | Infineon Technologies Ag | Igbt mit pn-isolation |
US6914270B2 (en) | 1999-02-16 | 2005-07-05 | Infineon Technologies Ag | IGBT with PN insulation and production method |
Also Published As
Publication number | Publication date |
---|---|
JPH0472390B2 (ja) | 1992-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2700180B2 (ja) | pnp型の縦型孤立コレクタトランジスタ | |
KR100684676B1 (ko) | 반도체 집적 회로 장치 | |
JPH03245562A (ja) | 半導体集積回路 | |
US5942783A (en) | Semiconductor device having improved latch-up protection | |
JPH0425706B2 (ja) | ||
US4144106A (en) | Manufacture of an I2 device utilizing staged selective diffusion thru a polycrystalline mask | |
JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
JPS6140140B2 (ja) | ||
JPH02114645A (ja) | バイポーラトランジスタ | |
JPS63211674A (ja) | トランジスタ | |
JP2932076B2 (ja) | 半導体装置の製造方法 | |
JP2729059B2 (ja) | 半導体装置 | |
JPH06120434A (ja) | 半導体装置 | |
JPS6348189B2 (ja) | ||
JPH04323864A (ja) | 半導体装置及びその製造方法 | |
JPH02276271A (ja) | バイポーラ・cmos半導体装置及びその製造方法 | |
JPH04216677A (ja) | 定電圧ダイオード及びその製造方法 | |
JPS6377144A (ja) | 半導体集積回路 | |
JPH03248535A (ja) | バイポーラトランジスタ素子 | |
JPH0722528A (ja) | 半導体装置およびその製造方法 | |
JPH0629374A (ja) | 半導体集積回路装置 | |
JPS59168663A (ja) | 半導体集積回路 | |
JPH03230560A (ja) | 半導体装置およびその製造方法 | |
JPH11307647A (ja) | 半導体集積回路 | |
JPH056962A (ja) | 半導体装置 |