JPS6140140B2 - - Google Patents
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- JPS6140140B2 JPS6140140B2 JP55145793A JP14579380A JPS6140140B2 JP S6140140 B2 JPS6140140 B2 JP S6140140B2 JP 55145793 A JP55145793 A JP 55145793A JP 14579380 A JP14579380 A JP 14579380A JP S6140140 B2 JPS6140140 B2 JP S6140140B2
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- Japan
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- semiconductor
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- conductivity type
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に互に電気的
特性の異なる少なくとも２種類の半導体素子を有
する半導体装置の製造方法に関する。例えば同一
半導体基体内に高耐圧特性の要求される縦型トラ
ンジスタと高電流利得特性の要求される横型トラ
ンジスタを形成する場合の製造方法に関する。
特性の異なる少なくとも２種類の半導体素子を有
する半導体装置の製造方法に関する。例えば同一
半導体基体内に高耐圧特性の要求される縦型トラ
ンジスタと高電流利得特性の要求される横型トラ
ンジスタを形成する場合の製造方法に関する。
例えばバイポーラ型パワーIC（半導体集積回
路）は入力用として小信号の横型トランジスタ
と、出力用としてパワー用縦型トランジスタを同
一半導体基板上に形成し、各トランジスタの形成
される半導体領域はアイソレーシヨン（分離）領
域によつて相互に分離して作られる場合が多い。
路）は入力用として小信号の横型トランジスタ
と、出力用としてパワー用縦型トランジスタを同
一半導体基板上に形成し、各トランジスタの形成
される半導体領域はアイソレーシヨン（分離）領
域によつて相互に分離して作られる場合が多い。
上記のようなパワーICにおいて、その出力特
性を向上させるために、パワートランジスタの耐
圧（ＶCBO、ＶCEO）を高くする必要がある。かか
るトランジスタの耐圧を高くする手段として、(1)
トランジスタの形成されている半導体エピタキシ
ヤル層の比抵抗を上げること、(2)半導体エピタキ
シヤル層の厚さを厚くしてベース幅またはコレク
タ層の厚さを大きくすることが考えられる。とこ
ろがこのような条件をみたす半導体エピタキシヤ
ル層に小信号用として横型のトランジスタを形成
すればこの横型トランジスタの高周波特性が低下
することになる。その理由は横型トランジスタで
は半導体エピタキシヤル層がベースとなる前記し
たようにこれを厚くし、かつその比抵抗を大きく
したためにベースが拡がり抵抗が大きくなり、そ
の結果、横型トランジスタの高周波特性がわるく
なる。
性を向上させるために、パワートランジスタの耐
圧（ＶCBO、ＶCEO）を高くする必要がある。かか
るトランジスタの耐圧を高くする手段として、(1)
トランジスタの形成されている半導体エピタキシ
ヤル層の比抵抗を上げること、(2)半導体エピタキ
シヤル層の厚さを厚くしてベース幅またはコレク
タ層の厚さを大きくすることが考えられる。とこ
ろがこのような条件をみたす半導体エピタキシヤ
ル層に小信号用として横型のトランジスタを形成
すればこの横型トランジスタの高周波特性が低下
することになる。その理由は横型トランジスタで
は半導体エピタキシヤル層がベースとなる前記し
たようにこれを厚くし、かつその比抵抗を大きく
したためにベースが拡がり抵抗が大きくなり、そ
の結果、横型トランジスタの高周波特性がわるく
なる。
本発明においては、上記のようなパワーICに
おいて、半導体エピタキシヤル層を厚く、かつ比
抵抗を大きくして、しかもこの半導体エピタキシ
ヤル層中に形成した横型トランジスタの高周波特
性が低下しない方法につき検討した結果なされた
ものであつて、もとより、半導体基体よりのパワ
ーICの製造工程において、個々の領域で半導体
エピタキシヤル層の比抵抗を変え、また厚さを変
えることによつて前記の要求を満足するように構
成することは可能であるが、その場合、いちじる
しく工程が増え、それによつて製造価格が大きく
なり、また工程数が増えれば半導体素子の特性の
均一化が困難となる等の問題がさけられない。
おいて、半導体エピタキシヤル層を厚く、かつ比
抵抗を大きくして、しかもこの半導体エピタキシ
ヤル層中に形成した横型トランジスタの高周波特
性が低下しない方法につき検討した結果なされた
ものであつて、もとより、半導体基体よりのパワ
ーICの製造工程において、個々の領域で半導体
エピタキシヤル層の比抵抗を変え、また厚さを変
えることによつて前記の要求を満足するように構
成することは可能であるが、その場合、いちじる
しく工程が増え、それによつて製造価格が大きく
なり、また工程数が増えれば半導体素子の特性の
均一化が困難となる等の問題がさけられない。
したがつて、本発明の目的は、互に電気的特性
の異なる素子を簡単な方法により形成する方法を
提供するものであり、例えば同一半導体基体内に
縦型トランジスタと横型トランジスタとを形成す
る場合に、(1)縦型トランジスタの耐圧を上げ、(2)
横型トランジスタのベース広がり抵抗を小さく
し、(3)上記(1)、(2)を同時に満足し、しかも製造工
程数を増すことなく製造技術を提供することにあ
る。
の異なる素子を簡単な方法により形成する方法を
提供するものであり、例えば同一半導体基体内に
縦型トランジスタと横型トランジスタとを形成す
る場合に、(1)縦型トランジスタの耐圧を上げ、(2)
横型トランジスタのベース広がり抵抗を小さく
し、(3)上記(1)、(2)を同時に満足し、しかも製造工
程数を増すことなく製造技術を提供することにあ
る。
以下、実施例にそつて本発明を具体的に説明す
る。
る。
第１図は本発明を同一ｐ型Si基板上にnpn縦型
トランジスタとpnp横型トランジスタとを形成す
る場合の例についての製造工程を示すものであ
る。
トランジスタとpnp横型トランジスタとを形成す
る場合の例についての製造工程を示すものであ
る。
(a‐1) 高比抵抗のｐ型Si（シリコン）基板（ウエ
ハ）を用意し、出力用の縦型トランジスタを
形成すべき領域および入力用横型トランジ
スタを形成すべき領域に対応してn+型埋
込層域２，３をホトエツチングにより形成し
た酸化膜（図示せず）をマスクとして選択拡
散により形成する。この場合のn+型不純物
をつくるドナとしてSb（アンチモン）を使
用する。
ハ）を用意し、出力用の縦型トランジスタを
形成すべき領域および入力用横型トランジ
スタを形成すべき領域に対応してn+型埋
込層域２，３をホトエツチングにより形成し
た酸化膜（図示せず）をマスクとして選択拡
散により形成する。この場合のn+型不純物
をつくるドナとしてSb（アンチモン）を使
用する。
(a‐2) 上記ｐ型基板１上に上記領域、領域を
分離するアイソレーシヨン（分離）領域のた
めの下側p+型拡散領域４を選択拡散により
形成する。この場合p+型不純物をつくるア
クセプタとしてＢ（ボロン）を使用する。
分離するアイソレーシヨン（分離）領域のた
めの下側p+型拡散領域４を選択拡散により
形成する。この場合p+型不純物をつくるア
クセプタとしてＢ（ボロン）を使用する。
(b) 領域のn+型埋込領域２の一部にコレクタ
取出し部用下側n+型拡散層５を形成し、同時
に領域のn+型埋込領域３の全部に対しベー
ス取出し部用n+型拡散層６を形成する。この
ときのn+型不純物をつくるドナにはｐ（リ
ン）を使用する。このｐの拡散系数は前記Sb
のそれよりはるかに大きいものである。
取出し部用下側n+型拡散層５を形成し、同時
に領域のn+型埋込領域３の全部に対しベー
ス取出し部用n+型拡散層６を形成する。この
ときのn+型不純物をつくるドナにはｐ（リ
ン）を使用する。このｐの拡散系数は前記Sb
のそれよりはるかに大きいものである。
(c) 上記層が形成された基板上に低濃度のｎ型不
純物を含むシリコンエピタキシヤル層７を20〜
25μの厚さに形成する。
純物を含むシリコンエピタキシヤル層７を20〜
25μの厚さに形成する。
(d) 上記エピタキシヤル層７にアイソレーシヨン
上側p+型拡散領域８を形成し、下側p+型拡散
領域４と接続してアイソレーシヨン領域をつく
る。
上側p+型拡散領域８を形成し、下側p+型拡散
領域４と接続してアイソレーシヨン領域をつく
る。
(e) エピタキシヤル層７にそれぞれ上側のn+型
拡散を行つて、領域においてはn+型拡散層
５と接続するコレクタ取出し部９を形成し、領
域においてはn+型拡散層６と接続するベー
ス取り出し部１０を形成する。
拡散を行つて、領域においてはn+型拡散層
５と接続するコレクタ取出し部９を形成し、領
域においてはn+型拡散層６と接続するベー
ス取り出し部１０を形成する。
(f) 領域および領域にそれぞれp+型拡散を
行つて、領域には縦型トランジスタのベース
１１を、領域には横型トランジスタのエミツ
タ１２およびコレクタ１３をそれぞれ形成す
る。このときのp+型拡散にはアクセプタとし
てＢ（ボロン）を使用する。
行つて、領域には縦型トランジスタのベース
１１を、領域には横型トランジスタのエミツ
タ１２およびコレクタ１３をそれぞれ形成す
る。このときのp+型拡散にはアクセプタとし
てＢ（ボロン）を使用する。
このあと、領域においてn+型拡散による
エミツタ１４を形成し、第２図に示すように表
面酸化膜１５に対してコンタクトホトエツチン
グによる窓明けを行い、アルミニウムを全面蒸
着し、配線パターンに従つて不要部をエツチン
グし、各領域のベース、コレクタおよびエミツ
タに接続する電極B1，B2，C1，C2，E1，E2を
形成することで各素子を完成する。
エミツタ１４を形成し、第２図に示すように表
面酸化膜１５に対してコンタクトホトエツチン
グによる窓明けを行い、アルミニウムを全面蒸
着し、配線パターンに従つて不要部をエツチン
グし、各領域のベース、コレクタおよびエミツ
タに接続する電極B1，B2，C1，C2，E1，E2を
形成することで各素子を完成する。
以上実施例で述べたような本発明によれば、下
記の理由でその目的が達成でき、かつ、その効果
が得られる。
記の理由でその目的が達成でき、かつ、その効果
が得られる。
(1) 従来の横型トランジスタにおいては、第３図
に示すようにベース取出し部１０、コレクタ１
２およびエミツタ１３に対してn+型埋込み層
３がパワー用トランジスタの耐圧特性向上のた
めに十分に広い間隔をもつて形成されているた
めに、ベース拡がり抵抗（ｒbb′）は、 ｒbb′＝R1＋R2＋R3 (1) であらわされる。ここにR1はベース動作部B1
からn+型埋込層３までの抵抗、R2はn+型埋込
における横方向の抵抗、R3はn+型埋込層３よ
りn+型ベース取出し部１０までの抵抗であ
る。そしてｎ型エピタキシヤル層７の比抵抗は
５〜６Ωcm、n+型埋込層の比抵抗は0.004Ωcm
であり、エピタキシヤル層の厚さは20μであ
る。
に示すようにベース取出し部１０、コレクタ１
２およびエミツタ１３に対してn+型埋込み層
３がパワー用トランジスタの耐圧特性向上のた
めに十分に広い間隔をもつて形成されているた
めに、ベース拡がり抵抗（ｒbb′）は、 ｒbb′＝R1＋R2＋R3 (1) であらわされる。ここにR1はベース動作部B1
からn+型埋込層３までの抵抗、R2はn+型埋込
における横方向の抵抗、R3はn+型埋込層３よ
りn+型ベース取出し部１０までの抵抗であ
る。そしてｎ型エピタキシヤル層７の比抵抗は
５〜６Ωcm、n+型埋込層の比抵抗は0.004Ωcm
であり、エピタキシヤル層の厚さは20μであ
る。
したがつて、
ｒbb′≒R1＋R3≫R2 (2)
のごとくなり、ベース拡がり抵抗の主要部分は
ｎ型エピタキシヤル層の不純物濃度と厚さにか
かわつてくる。
ｎ型エピタキシヤル層の不純物濃度と厚さにか
かわつてくる。
これに対して本発明による横型トランジスタ
においては、第４図に示すようにベース取出し
部１０はn+型埋込層３上のn+型拡散層６と十
分に接近ないし接触し、コレクタにおよびエミ
ツタ１３はn+型拡散層６に十分に接近するよ
うに構成されているために、この場合のベース
拡がり抵抗（ｒbb′）は、 ｒbb′≒R4＋R5＋R6 (3) であらわされる。ここにR4はベース動作部B1
とn+型拡散層６までの抵抗、R5はn+型拡散層
６およびn+型埋込層３の横方向の抵抗（合成
値）、R6はn+型拡散層６からn+型ベース取出し
部１０までの抵抗である。そしてｎ型エピタキ
シヤル層７の比抵抗は５〜６Ωcm、n+型拡散
層６およびn+型埋込層３における比抵抗は
0.004Ωcmである。この場合、n+型拡散層６が
あるために、第３図の場合と対照して、 R4＜R1、R5＜R2、R6＜R3 であり、上記(3)は ｒbb′≒R4≫R5＋R6 (4) ｒbb′はきわめて小さくすることができる。
においては、第４図に示すようにベース取出し
部１０はn+型埋込層３上のn+型拡散層６と十
分に接近ないし接触し、コレクタにおよびエミ
ツタ１３はn+型拡散層６に十分に接近するよ
うに構成されているために、この場合のベース
拡がり抵抗（ｒbb′）は、 ｒbb′≒R4＋R5＋R6 (3) であらわされる。ここにR4はベース動作部B1
とn+型拡散層６までの抵抗、R5はn+型拡散層
６およびn+型埋込層３の横方向の抵抗（合成
値）、R6はn+型拡散層６からn+型ベース取出し
部１０までの抵抗である。そしてｎ型エピタキ
シヤル層７の比抵抗は５〜６Ωcm、n+型拡散
層６およびn+型埋込層３における比抵抗は
0.004Ωcmである。この場合、n+型拡散層６が
あるために、第３図の場合と対照して、 R4＜R1、R5＜R2、R6＜R3 であり、上記(3)は ｒbb′≒R4≫R5＋R6 (4) ｒbb′はきわめて小さくすることができる。
高周波特性FMは一般に
FM＝ft／（Ｃc×ｒbb′）
（ただしft：しや断周波数、Ｃc：コレクタ容
量）、 であらわされ、前記のようなｒbb′は小さいか
らFMは向上する。
量）、 であらわされ、前記のようなｒbb′は小さいか
らFMは向上する。
(2) 一方、出力用の縦型トランジスタにおいて
は、ｎ層（エピタキシヤル層）が厚いので耐圧
を十分に大きくとることができる。
は、ｎ層（エピタキシヤル層）が厚いので耐圧
を十分に大きくとることができる。
(3) 工程(b)において、出力用縦型トランジスタの
コレクタ取出し部のためのn+型拡散領域５の
形成時に、横型トランジスタのn+型拡散領域
６の形成を同時に行うのであるから、工程数は
とくに増加することはない。
コレクタ取出し部のためのn+型拡散領域５の
形成時に、横型トランジスタのn+型拡散領域
６の形成を同時に行うのであるから、工程数は
とくに増加することはない。
(4) コレクタ取出し部をリング状に形成すること
で縦型npnトランジスタを外部から隔離し、寄
生トランジスタ効果を防止することができる。
で縦型npnトランジスタを外部から隔離し、寄
生トランジスタ効果を防止することができる。
前記実施例以外に本発明は下記の形態で実施す
ることができる。
ることができる。
(1) 横型pnpトランジスタにおいてn+埋込層３は
形成しない。すなわちｐ（リン）を使用した
n+型拡散層のみとする。
形成しない。すなわちｐ（リン）を使用した
n+型拡散層のみとする。
(2) 横型pnpトランジスタの上側のベース取出し
部拡散層をリング状に形成する。
部拡散層をリング状に形成する。
本発明は主としてパワーIC、特に横型トラン
ジスタと縦型トランジスタを同一半導体基板上に
形成する場合に適用でき、また横型トランジスタ
の他に小電圧動作縦型トランジスタまたはダイオ
ードと大電圧用縦型トランジスタまたはダイオー
ド等を形成する場合に適用しても有効である。さ
らにまたエピタキシヤル層の導電型を基体と同導
電型とし、コレクタ埋込み層によつて素子間をア
イソレーシヨンする所謂セルフアイソレーシヨン
にも適用できる。
ジスタと縦型トランジスタを同一半導体基板上に
形成する場合に適用でき、また横型トランジスタ
の他に小電圧動作縦型トランジスタまたはダイオ
ードと大電圧用縦型トランジスタまたはダイオー
ド等を形成する場合に適用しても有効である。さ
らにまたエピタキシヤル層の導電型を基体と同導
電型とし、コレクタ埋込み層によつて素子間をア
イソレーシヨンする所謂セルフアイソレーシヨン
にも適用できる。
第１図ａ〜ｆは本発明による製造法の一実施例
を示す工程図、第２図は同じくその完成時の縦断
面図、第３図および第４図は、従来法および本発
明方法により製造された装置におけるベース拡が
り抵抗を示す原理説明図である。 １……ｐ型シリコン基板、２，３……n+型埋
込層（領域）４……アイソレーシヨンのための下
側p+型拡散領域、５……コレクタ取出し部用の
下側n+型拡散層、６……ベース取出し部用n+型
拡散層、７……ｎ型エピタキシヤル層、８……ア
イソレーシヨン用上側p+型拡散領域、９……n+
型上側拡散コレクタ取出し部、１０……n+型上
側拡散ベース取出し部、１１……ｐ型ベース、１
２……ｐ型コレクタ、１３……ｐ型エミツタ、１
４……n+型エミツタ、１５……絶縁膜、C1，
B1，E1……領域における各電極、C2，B2，E2
……領域における各電極。
を示す工程図、第２図は同じくその完成時の縦断
面図、第３図および第４図は、従来法および本発
明方法により製造された装置におけるベース拡が
り抵抗を示す原理説明図である。 １……ｐ型シリコン基板、２，３……n+型埋
込層（領域）４……アイソレーシヨンのための下
側p+型拡散領域、５……コレクタ取出し部用の
下側n+型拡散層、６……ベース取出し部用n+型
拡散層、７……ｎ型エピタキシヤル層、８……ア
イソレーシヨン用上側p+型拡散領域、９……n+
型上側拡散コレクタ取出し部、１０……n+型上
側拡散ベース取出し部、１１……ｐ型ベース、１
２……ｐ型コレクタ、１３……ｐ型エミツタ、１
４……n+型エミツタ、１５……絶縁膜、C1，
B1，E1……領域における各電極、C2，B2，E2
……領域における各電極。
Claims (1)
- １ 第１導電型半導体基板上にほぼ均一な不純物
濃度分布を有する半導体層を形成し、該半導体層
中に特性の異なる少くとも２つの半導体素子を形
成する半導体集積回路装置の製造方法において、
上記第１導電型半導体基板表面の一領域に第２導
電型の不純物を導入して第１半導体領域を、また
上記第１半導体領域から離間した上記半導体基板
表面の他の領域に上記不純物よりも拡散係数の大
きい第２導電型の他の不純物を導入して第２半導
体領域を形成し、上記第１、第２半導体領域が形
成された半導体基板表面に第２導電型の単一の半
導体層を形成するとともに、上記第１半導体領域
と第２半導体領域とのそれぞれから上記半導体層
中に第２導電型の不純物を拡散させることによつ
て上記半導体層と半導体基板とに延在する第１埋
込層と第２埋込層とを形成し、それによつて上記
半導体層表面から上記第１埋込層までの距離が上
記半導体層表面から上記第２埋込層までの距離よ
りも大きくなるようにしたことを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14579380A JPS5660049A (en) | 1980-10-20 | 1980-10-20 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14579380A JPS5660049A (en) | 1980-10-20 | 1980-10-20 | Manufacture of semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5780773A Division JPS579222B2 (ja) | 1973-05-25 | 1973-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660049A JPS5660049A (en) | 1981-05-23 |
| JPS6140140B2 true JPS6140140B2 (ja) | 1986-09-08 |
Family
ID=15393281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14579380A Granted JPS5660049A (en) | 1980-10-20 | 1980-10-20 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660049A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58135965U (ja) * | 1982-03-05 | 1983-09-13 | 日本電気ホームエレクトロニクス株式会社 | ラテラル型トランジスタ素子 |
| JP2002026138A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2002324846A (ja) | 2001-04-25 | 2002-11-08 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
-
1980
- 1980-10-20 JP JP14579380A patent/JPS5660049A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660049A (en) | 1981-05-23 |
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