JPH03245393A - Semiconductor device - Google Patents

Abstract

PURPOSE:To improve accuracy and to accelerate speed in an LSI with high integration and low voltage by impressing a bias voltage to the gate of a transis tor for dividing potential in the first push-pull circuit to form the current ampli fier circuit of a reference current amplifier circuit and connecting the output end of the current amplifier circuit to the bias circuit of the second push-pull circuit. CONSTITUTION:Voltage difference between an input and an output is converted to a current through the transistor of a first complementary push-pull circuit 1 and by an amplified current in proportion to the converted current, a second complementary push-pull circuit 3 is driven. Therefore, while there is the voltage difference between the input and the output, the driving ability of the push-pull circuit 3 is improved and charging/discharging is exerted upon load capacity at high speed. Then, even in that case, the driving ability can be made the same for charging and discharging. Thus, a voltage supply circuit can be formed to be stably operated at high speed even by low voltage.

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体装置、特に微細素子で構成され、低電圧
で動作する高速、高集積の半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a high-speed, highly integrated semiconductor device that is constructed of fine elements and operates at low voltage.

［従来の技術］ 半導体集積回路のｌ−３Ｉ化（高集積化、ＬＳＩ＝　Ｌ
ａｒｇｅ　５ｃａｌｅ　Ｉｎｔ、ｅｇｒａｔｉｏｎ）は
、その構成素子であるＭＯＳトランジスタの微細化によ
り進められてきた。素子の寸法が０．５ミクロン以下の
いわゆるディープサブミクロンＬＳＩになると、素子の
耐圧の低下とともにＬＳＩの消費する電力の増大が問題
になってくる。このような問題に対しては、素子の微細
化にともなって動作電源電圧を低下させることが有効な
手段であると考えられる。[Prior art] 1-3I (high integration, LSI = L) semiconductor integrated circuit
(2007) has been advanced by miniaturization of MOS transistors, which are its constituent elements. When devices become so-called deep submicron LSIs with dimensions of 0.5 microns or less, problems arise in that the withstand voltage of the devices decreases and the power consumed by the LSI increases. It is considered that an effective means for solving such problems is to lower the operating power supply voltage as the elements become smaller.

現在のＬＳＴの電源電圧としては５Ｖが主流であるため
、微細な素子でＬＳＩを構成する手段として、ＬＳＩチ
ップ上に外部電源電圧を降圧する電圧変換回路を搭載す
る技術が、アイ・イー・イ・イー・ジャーナル・オブ・
ソリッド・ステト・サーキッツ、第２１巻、第５号、第
６０５〜第６１１頁（１９８６）　　（ＩＥＥＥ　Ｊｏ
ｕｎａｌ　ｏｒＳｏｌｉｄ−５ｌａｔｅＣ４ｒｃｕｉｔ
ｓ、　ｖｏｌ、２１．　Ｎｏ、５．　ｐｐ、６０５６１
１、０ｃＬｏｂｅｒ　１９８６　）において論じられて
いる。Since 5V is the mainstream power supply voltage for current LSTs, the technology of mounting a voltage conversion circuit that steps down the external power supply voltage on the LSI chip is a means of configuring LSIs with minute elements.・E-Journal of・
Solid State Circuits, Vol. 21, No. 5, pp. 605-611 (1986) (IEEE Jo
unal orSolid-5lateC4rcuit
s, vol, 21. No, 5. pp, 60561
1, 0cLover 1986).

この場合の外部電源電圧と内部電源電圧の値は、それぞ
れ５Ｖと３．５Ｖである。このように、ＬＳＩの中でも
最高集積度のダイナミックＲＡＭ（ｆ）　ＲＡ　Ｍ　＝
　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ　）で消費電力の問題が顕在化しつつある。こ
うした傾向に合わせて、ＬＳＩの外部電圧そのものを下
げようという動きもある。例えば、０．３ミクロンの加
工技術を用いる６４メガビットＤＲＡＭでは外部電源電
圧は３．３■に標準化される予定である。集積度の向上
にしたがって、外部電源電圧はさらに低下する可能性が
ある。The values of the external power supply voltage and internal power supply voltage in this case are 5V and 3.5V, respectively. In this way, the dynamic RAM (f) RAM =
Dynamic Random Access Me
(Mory), the problem of power consumption is becoming apparent. In line with this trend, there is also a movement to lower the external voltage of LSIs themselves. For example, in a 64 megabit DRAM using 0.3 micron processing technology, the external power supply voltage is expected to be standardized to 3.3 μm. As the degree of integration increases, the external power supply voltage may further decrease.

また近年、可Ｉｆｌ型電子機器の位及に伴い、電池動作
や、電池での情報保持が可能な低電圧・低消費電力のＬ
ＳＩに対する需要が高まってきている。In addition, in recent years, with the rise of flexible-type electronic devices, low-voltage, low-power consumption L
Demand for SI is increasing.

このような用途に対しては、最小１〜１．５■で動作す
るＬＳＩが必要とされる。For such uses, an LSI that operates at a minimum of 1 to 1.5 cm is required.

このような集積度の向上と低電圧化は、一方でＬ　Ｓ　
Ｉの性能向上を難しくしている。その端的な例が、ＤＲ
ＡＭにおける中間電圧（ＶＣＣ／２）発生回路である。On the other hand, these improvements in integration density and lower voltage
This makes it difficult to improve the performance of I. A simple example is DR
This is an intermediate voltage (VCC/2) generation circuit in AM.

データ線をＶＣＣ／２電圧にプリチャージするＤＲＡＭ
方式は、高速性、低消費電力、対雑音性といった特徴に
よって、ＣＭＯＳ回路とともにＩメガビット以降のＤＲ
ＡＭの主流になっている。このＶＣＣ／２ｆｉ圧を発生
させる従来の中間電圧発生回路の例は、アイ・イー・イ
ー・イー・ジャーナル・オブ・ソリッド・ステト・サー
キッツ、第２１巻、第５号、第６４３〜第６４８頁（１
９８６）　（ＩＥＥＥ　Ｊｏｕｎａｌ　ｏｆ　５ｏｌｉ
ｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　ｖｏｌ、２１．
Ｎｏ、５．　ｐｐ、６４３−６４８゜０ｃｔｏｂｅｒ　
１９８６　）に述べられているが、このような回路には
次のような問題がある。DRAM that precharges the data line to VCC/2 voltage
Due to its features such as high speed, low power consumption, and noise resistance, this method is suitable for DR of I megabit and above as well as CMOS circuits.
It has become the mainstream of AM. An example of a conventional intermediate voltage generation circuit that generates this VCC/2fi voltage is given in IEE Journal of Solid State Circuits, Vol. 21, No. 5, pp. 643-648. (1
986) (IEEE Journal of 5oli
d-5tate C1rcuits, vol, 21.
No, 5. pp, 643-648゜0ctober
(1986), such a circuit has the following problems.

［発明か解決しようとする課題］ 低電圧化と高集積化により、従来の中間電圧発生回路で
は以下の二つの問題が生じる。[Problems to be Solved by the Invention] Due to lower voltage and higher integration, the following two problems arise in conventional intermediate voltage generation circuits.

７ ８ （１）電源電圧の低下に伴い、電圧設定精度が低下し、
信号対雑音（Ｓ／Ｎ）比が悪化する。7 8 (1) As the power supply voltage decreases, voltage setting accuracy decreases,
The signal-to-noise (S/N) ratio deteriorates.

（２）素子がソース・フォロワ・モードで動作するので
応答速度がトランジスタの駆動能力と負荷容量の値で決
まることになり、このため、高集積化による負荷容量の
増大と、さらには低電圧化による素子の駆動能力の低下
により、応答速度が遅くなる。(2) Since the device operates in source follower mode, the response speed is determined by the drive ability of the transistor and the value of the load capacitance, which leads to an increase in the load capacitance due to high integration and further reduction in voltage. As a result, the response speed becomes slower due to a reduction in the driving ability of the element.

第２図はＤＲＡＭＲＡＭ型圧発生回路の従来例を示すも
のである。以下、第２図を用いて上記の問題点を説明す
る。第２図において、ＴＮ５、ＴＮ６はＮチャンネルの
Ｍｉｓ型ＦＥＴ、′「Ｒ５、ＴＲ６はＰチャンネルのＭ
ＩＳ型ＦＥＴ、Ｒ１、Ｒ２は抵抗、ＣＬは負荷容量であ
る。第２図の回路は一種のコンプリメンタリ・プッシュ
プル回路で、ＴＮ６とＴ　Ｐ　６　にＬ電源電圧ＶＣＣ
（ＶＳＳは接地電位とする）をＨＶ　Ｃの中間電圧に分
圧する分圧回路を構成し、これらのゲートにバイアス電
圧を与えるためのＴＮ５とＴＲ５がバイアス回路を構成
している。ＶＣＣ／２プリチャージ方式のＤＲＡＭにお
いては、負荷容量は全データ線容量にほぼ等しく、４メ
ガビットＤＲＡＭでは５〜１０ｎＦ（ナノ・ファラッド
）、１６メガビツトＤＲＡＭでは２０〜４００Ｆ、６４
メガビットＤＲＡＭでは８０〜１６０ｎＦ程度の値であ
る。FIG. 2 shows a conventional example of a DRAM type pressure generating circuit. The above problem will be explained below using FIG. 2. In Figure 2, TN5 and TN6 are N-channel Mis-type FETs, and R5 and TR6 are P-channel Mis-type FETs.
IS type FET, R1 and R2 are resistances, and CL is a load capacitance. The circuit shown in Figure 2 is a kind of complementary push-pull circuit, with the L power supply voltage VCC applied to TN6 and T P 6.
TN5 and TR5 constitute a bias circuit for applying a bias voltage to these gates. In a VCC/2 precharge type DRAM, the load capacitance is approximately equal to the total data line capacitance, which is 5 to 10 nF (nano farad) for a 4 megabit DRAM, and 20 to 400 F, 64 nF for a 16 megabit DRAM.
In a megabit DRAM, the value is about 80 to 160 nF.

この回路においては、各ＦＥＴに微小な電流を常時流す
ことによって、出力が一定の電圧になるように安定化さ
れる。電流が微小であれば、端子２０と端子２２の電圧
差すなわちＶ　（２０）　−Ｖ（２２）はほぼＦＥＴ　
　ＴＮ５のしきい値電圧Ｖ　’ｒ　Ｎに、また端子２２
と端子２１の電圧差すなわちＶ　（２２）−Ｖ　（２１
）はほばＦＥＴＴＲ５のしきい値電圧の絶対値ＶＴＲに
等しくなる。また、ＦＥＴ　　ＴＮ６およびＴＲ６のゲ
ート幅対ゲート長比　Ｗ／Ｌは、それぞれＴＮ５および
ＴＲ５のＷ／Ｌの数倍から数１０倍になるように選ばれ
る。したがって、ＴＮ６のバイアス電流はＴＮ５のバイ
アス電流の数倍から数１０倍になる。In this circuit, the output is stabilized to a constant voltage by constantly passing a small current through each FET. If the current is small, the voltage difference between terminals 20 and 22, that is, V (20) - V (22), is approximately equal to that of the FET.
to the threshold voltage V'rN of TN5, and also to the terminal 22
and the voltage difference between terminal 21, that is, V (22) - V (21
) is approximately equal to the absolute value VTR of the threshold voltage of FET TR5. Further, the gate width to gate length ratios W/L of FETs TN6 and TR6 are selected to be several times to several tens of times the W/L of TN5 and TR5, respectively. Therefore, the bias current of TN6 is several times to several ten times the bias current of TN5.

はじめに第一の問題点について説明する。今、Ｆ　ＥＴ
対ＴＮ５とＴＮ６、およびＴＰ５とＴＰ６の間の素子特
性（例えば、しきい値電圧、単位ゲト幅あたりのチャネ
ル・コンダクタンス等）に差が無いと仮定すると、出力
）ＩＶＣには、端子２２の電圧に等しい電圧が得られる
。出力電圧の値は と表される。ここでｖＳＳは接地電位にあるとする。First, I will explain the first problem. Now FET
Assuming that there is no difference in device characteristics (for example, threshold voltage, channel conductance per unit gate width, etc.) between TN5 and TN6 and between TP5 and TP6, the voltage at terminal 22 (output) IVC is A voltage equal to is obtained. The value of the output voltage is expressed as. Here, it is assumed that vSS is at ground potential.

標単条件下ではＶＴＮとＶＴＰの値がほぼ等しく、Ｒ１
＝　Ｒ２となるように設計すると、すなわち、ＶＴＮと
ＶＴＰの値の差がＶＣＣの値に比べて無視できる場合に
は Ｖ（１１Ｖｃ）　　＃　　−−−−ＶＣＣとなる。一般
に、素子のしきい値電圧のばらつきは、高集積化によっ
ても小さくならず、一定であると考えられるため、ＶＣ
Ｃを低くするにしたがつて、Ｖ（１１Ｖｃ）の設定精度
は低下する。例えば、ＶＴＮとＶＴＰがそれぞれ標準値
に対して±０．１■変動すると仮定すると、電源電圧が
５Ｖ（ＨＶＣが２．５Ｖ）のときには、中間電圧の変動
は約±４％であるのに対して、電源電圧が１．５Ｖ（Ｈ
ＶＣが０，７５Ｖ）のときには、中間電圧の変動は約±
１３％に達し、メモリの安定な動作に支障がでる。Under standard conditions, the values of VTN and VTP are almost equal, and R1
= R2, that is, when the difference between the values of VTN and VTP is negligible compared to the value of VCC, it becomes V(11Vc) #---VCC. In general, variations in the threshold voltage of devices do not decrease even with higher integration, and are considered to remain constant.
As C becomes lower, the setting accuracy of V (11Vc) decreases. For example, assuming that VTN and VTP each fluctuate by ±0.1■ with respect to their standard values, when the power supply voltage is 5V (HVC is 2.5V), the fluctuation in the intermediate voltage is approximately ±4%, whereas and the power supply voltage is 1.5V (H
When VC is 0.75V), the intermediate voltage fluctuation is approximately ±
It reaches 13%, which interferes with the stable operation of the memory.

次に、第二の問題点について説明する。負荷の充放電に
際し、出力のＭＩＳＦＥＴは飽和領域で動作するため、
そのドレイン電流ＩＤはβ ＩＤ＝　　　　（ＶＧＳ−ＶＴ）” と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭＩＳＦＥＴのゲートしきい値電圧、βは素子の
構造や寸法によって決まる定数である。Next, the second problem will be explained. When charging and discharging the load, the output MISFET operates in the saturation region, so
Its drain current ID is expressed as β ID = (VGS-VT), where VGS is the gate-source voltage,
VT is the gate threshold voltage of the MISFET, and β is a constant determined by the structure and dimensions of the element.

今、従来回路において負荷（負荷容量＝ＣＬ）の電圧を
ＯＶから中間電圧ＶＣＣ／２の９０％まで立ち上げるの
に要する時間［、は １− ２ β　　　　　ＶＣＣ／２ と表される。一つのデータ線に接続されるメモリセルの
数を２５６、一つのデータ線あたりの容ｆｉｔ値を０．
５ｐＦ、と仮定する。メモリの高集積化にイ′１５って
これらの値はほぼ一定であるから、負荷容量の値は世代
毎に４倍ずつ大きくなる。例えば、４ＭビットＤＲＡＭ
ではＣＬ＃８．２ｎＦ。Now, in the conventional circuit, the time required to raise the voltage of the load (load capacity=CL) from OV to 90% of the intermediate voltage VCC/2 is expressed as 1-2 β VCC/2. The number of memory cells connected to one data line is 256, and the capacity fit value per data line is 0.
Assume that it is 5 pF. Since these values remain almost constant due to the increase in memory integration, the value of the load capacity increases by a factor of four with each generation. For example, 4M bit DRAM
Then CL#8.2nF.

１６ＭビットではＣＬ＃３３ｎＦ、６４ＭビットではＣ
Ｌ辷１３１ｎＦとなる。これに対して、電源電圧が５ｖ
→３．３Ｖ→１．５Ｖと世代毎に低下すると、ＭＩＳＦ
ＥＴのβが１０ｍＡ／Ｖ’で一定の場合、立上り時間ｔ
、　ｒは５．９μＳ→３６μＳ→３１４μｓと世代毎に
約１０倍ずつ増えることになる。応答速度を一定に保つ
ためには、ＭＩＳＦＥＴのβを世代毎に１０倍にしてい
く必要があるが、レイアウト面積の増大や、定常電流の
増大を招くという副作用があるため、実際には立上り時
間Ｌ「を一定に保つのは不可能である。CL#33nF for 16Mbit, C for 64Mbit
L length is 131nF. On the other hand, the power supply voltage is 5v
→3.3V→1.5V and decreases with each generation, MISF
When β of ET is constant at 10 mA/V', the rise time t
, r increases about 10 times for each generation, from 5.9 μS to 36 μS to 314 μs. In order to keep the response speed constant, it is necessary to increase β of the MISFET by 10 times for each generation, but this has the side effects of increasing the layout area and increasing the steady-state current, so in reality, the rise time It is impossible to keep L constant.

本発明の目的は、こうした従来回路の問題点を克服し、
高集積、低電源電圧のＬＳＩにおいても高精度で、かつ
高速に動作する電圧供給回路（電圧フォロワ）を提供す
ることにある。The purpose of the present invention is to overcome the problems of such conventional circuits,
The object of the present invention is to provide a voltage supply circuit (voltage follower) that operates with high accuracy and high speed even in a highly integrated LSI with a low power supply voltage.

［課題を解決するための手段］ 上記の目的を達成するため、本発明の半導体装置では、
中間電圧に等しい基準電圧の入力と、同一負荷に対して
出力を並列接続する少なくとも二つの第一および第二の
コンプリメンタリ・プッシュプル回路と、基Ｉ′１１ｊ
電流を増幅して出力するプッシュプル電流増幅回路とを
備え、第一のコンプリメンタリ・プッシュプル回路は、
そのバイアス回路に、上記基＄電圧の入力と該入力に付
加するバイアス電圧源を備えて、該プッシュプル回路の
分圧用トランジスタのゲートにバイアス電圧を印加する
とともに、該プッシュプル回路の分圧回路は上記電流増
幅回路の基準電流回路を形成し、かつ該電流増幅回路の
出力端を上記第二のコンプリメンタリ・プッシュプル回
路のバイアス回路に接続することを特徴とする。[Means for Solving the Problem] In order to achieve the above object, the semiconductor device of the present invention has the following features:
at least two first and second complementary push-pull circuits having an input of a reference voltage equal to the intermediate voltage and an output connected in parallel to the same load;
The first complementary push-pull circuit includes a push-pull current amplification circuit that amplifies and outputs the current.
The bias circuit is provided with an input of the base voltage and a bias voltage source added to the input, and applies a bias voltage to the gate of the voltage dividing transistor of the push-pull circuit, and also applies the bias voltage to the gate of the voltage dividing transistor of the push-pull circuit. is characterized in that it forms a reference current circuit of the current amplification circuit, and connects an output terminal of the current amplification circuit to a bias circuit of the second complementary push-pull circuit.

すなわち、中間電圧に等しい基準電圧の発生部をコンプ
リメンタリ・プッシュプル回路のバイアス１田路から分
けて独立に設けるとともに、少なくとも二つのコンプリ
メンタリ・プッシュプル回路で並列に負イ１１を駆動す
るするようにし、出力電圧と入力？は圧の差を一つのプ
ッシュプル回路に流れる電源として検出し、かつ、その
電流にほぼ比例する増＋ｌ＋ｉ電流でもう一方のプッシ
ュプル回路を駆動するものである。That is, a reference voltage generator equal to the intermediate voltage is provided separately from the bias circuit 11 of the complementary push-pull circuit, and at least two complementary push-pull circuits drive the negative voltage 11 in parallel. Output voltage and input? This detects the pressure difference as a power source flowing through one push-pull circuit, and drives the other push-pull circuit with an increased +l+i current that is approximately proportional to that current.

ここで上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しくすることが好ましい。Preferably, the bias voltage of the first and second complementary push-pull circuits is approximately equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied.

このことは定常状態においてこれらのトランジスタを流
れる電流を低い値に抑えるものである。This keeps the current flowing through these transistors to a low value in steady state.

あるいは上記電流増幅回路をカレントミラー型のプッシ
ュプル増幅回路によることにすれば、簡単な皿路構ノＪ
ｌで高い駆動能ノＪがばらつきが少なく容易にえられる
。Alternatively, if the current amplification circuit is replaced by a current mirror type push-pull amplification circuit, a simple countersunk circuit structure can be obtained.
A high driving performance J can be easily obtained with a small variation of 1.

またあるいは、上記第一および第二のコンプリメンタリ
・プッシュプル回路を電界効果トランジスタにより構成
することが低い電源電圧で動作させられるので好ましい
。Alternatively, it is preferable to configure the first and second complementary push-pull circuits using field effect transistors, since they can be operated with a low power supply voltage.

本発明の目的をさらに効果的に達成するための本発明の
半導体装置では、中間電圧に等しいＪｉ＋ｉ単電圧の入
力と、同一負荷に対して出力を並列接続する少なくとも
二つの第一および第二のコンプリメンタリ・プッシュプ
ル回路およびトライステート駆動回路と、基準電流を増
幅して出力するプッシュプル電流増幅回路とを備え、第
一のコンプリメンタリ・プッシュプル回路は、そのバイ
アス回路に、上記基準電圧の入力と該入ノＪに付加する
バイアス電圧源を備えるとともに、該プッシュプル回路
の分圧回路は上記電流増幅回路の基準電流回路を形成し
、かつ該電流増幅回路の出力端を上記第二のコンプリメ
ンタリ・プッシュプル回路のバイアス回路に接続するこ
と、さらに上記トライステート駆動回路は、上記入力の
電圧よりも低い第一の判定電圧と上記入力の電圧よりも
高い第二の判定電圧とを備え、出力電圧が第一の判定電
圧よりも低いときには出力を充電し、出力電圧が第二５ ６ の判定電圧よりも高いときには出力を放電する手段を備
えることを特徴とする。In order to more effectively achieve the object of the present invention, the semiconductor device of the present invention has an input of a single voltage Ji+i equal to an intermediate voltage, and at least two first and second input terminals whose outputs are connected in parallel to the same load. The first complementary push-pull circuit includes a complementary push-pull circuit, a tri-state drive circuit, and a push-pull current amplification circuit that amplifies and outputs a reference current. The voltage divider circuit of the push-pull circuit forms a reference current circuit of the current amplifier circuit, and the output terminal of the current amplifier circuit is connected to the second complementary circuit. The tri-state drive circuit is connected to a bias circuit of a push-pull circuit, and further includes a first determination voltage lower than the voltage of the input and a second determination voltage higher than the voltage of the input, and the tri-state drive circuit has an output voltage. It is characterized by comprising means for charging the output when the output voltage is lower than the first determination voltage, and discharging the output when the output voltage is higher than the second determination voltage.

すなわち本発明ではトライステート駆動回路をコンプリ
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続してプッシュプル回路による駆動能力を補うもの
である。That is, in the present invention, a tri-state drive circuit is connected in parallel with a complementary push-pull circuit to a load to supplement the drive capability of the push-pull circuit.

ここで、上記第一および第二のコンプリメンタリ・プッ
シュプル回路のバイアス電圧は、該電圧を印加する該プ
ッシュプル回路のトランジスタのゲートしきい値電圧に
ほぼ等しい電圧にすること、あるいは上記電流増幅回路
をカレントミラー型のプッシュプル増幅回路とすること
、あるいは上記第一および第二のコンプリメンタリ・プ
ッシュプル回路を電界効果トランジスタにより構成する
ことが好ましいことは前述のとうりである。Here, the bias voltage of the first and second complementary push-pull circuits is set to be approximately equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied, or the bias voltage of the above-mentioned current amplification circuit is As described above, it is preferable to use a current mirror type push-pull amplifier circuit, or to configure the first and second complementary push-pull circuits using field effect transistors.

ここで、上記の入力および出力の電圧を電源電圧の二分
の−にすれば、ＤＲＡＭのような回路への適用上好まし
い。Here, it is preferable for application to a circuit such as a DRAM to set the input and output voltages to -half of the power supply voltage.

さらに、複数の同種のブロックを少なくとも含み、動作
時においては、ブロック選択信号によって選択した一つ
または複数のブロックを動作状態にする集積回路（ＬＳ
Ｉ）と、ブロックを負荷として電圧供給し駆動する手段
を有する半導体装置の場合においては、高速応答を達成
するために、ブロックを駆動する上記駆動手段として、
第一および第二の駆動回路と、各ブロック毎に設けられ
動作状態にあるブロックを第一の駆動回路に、非動作状
態にあるブロックを第二の駆動回路に、それぞれ接続す
る切換手段とを備えることとする。Further, the integrated circuit (LS) includes at least a plurality of blocks of the same type and, during operation, puts one or more blocks selected by a block selection signal into an operating state.
I) In the case of a semiconductor device having means for supplying voltage and driving the block as a load, in order to achieve high-speed response, the driving means for driving the block is
first and second drive circuits, and switching means provided for each block and connecting the block in the operating state to the first drive circuit and the block in the non-operation state to the second drive circuit, respectively. We will prepare for it.

このような手段は、大容量のダイナ□ツクメモリのよう
な集積回路に対して好適である。Such means are suitable for integrated circuits such as large capacity dynamic memory.

そのような場合に、上記ブロックはメモリセルアレーを
少なくとも含み、かつ上記負荷としてはメモリセル蓄積
容量の対向電極およびメモリセルから信号検知回路に信
号を伝達するデータ線のプリチャージ電圧供給線とを少
なくとも含むようにするのがよい。In such a case, the block includes at least a memory cell array, and the load includes a counter electrode of a memory cell storage capacitor and a precharge voltage supply line of a data line that transmits a signal from the memory cell to the signal detection circuit. It is best to include at least one.

ここで上記駆動回路を電源電圧の二分の一の電圧を発生
するものとすることがＤＲＡＭへの適応上好ましい。Here, it is preferable for the drive circuit to generate a voltage that is one-half of the power supply voltage in view of application to the DRAM.

さらに上記駆動回路として本発明の半導体装置を用いれ
ば、大容量のＬＳＩに対しても高精度化、高速化を達成
できる。Furthermore, if the semiconductor device of the present invention is used as the drive circuit, higher accuracy and higher speed can be achieved even in large-capacity LSIs.

［作用］ 中間電圧に等しい基４！ｉ電圧の発生部をコンプリメン
タリ・プッシュプル回路のバイアス回路から分けること
により、バイアス回路とは独立して電圧を設定すること
ができ、中間電圧の出力を高精度化することが可能にな
る。[Action] Group 4 equal to intermediate voltage! By separating the i voltage generation section from the bias circuit of the complementary push-pull circuit, the voltage can be set independently of the bias circuit, making it possible to increase the accuracy of the intermediate voltage output.

また、人ツノと出力の電圧差を上記第一のコンプリメン
タリ・プッシュプル回路のトランジスタを介して電流に
変換し、その電流に比例する増幅電流で第二のコンプリ
メンタリ・プッシュプル回路を駆動することにより、入
出力間に電圧差がある間は、プッシュプル回路の駆動能
力を高くして、高速に負荷容量に対して充放電を行なう
ことになる。またその際の充電と放電の駆動能力を揃え
ることができ、したがって低電圧でも、高速かつ安定に
動作する電圧供給回路（電圧フォロワ）を提供すること
が可能になる。In addition, by converting the voltage difference between the human horn and the output into a current through the transistor of the first complementary push-pull circuit, and driving the second complementary push-pull circuit with an amplified current proportional to the current. , while there is a voltage difference between input and output, the drive capability of the push-pull circuit is increased to charge and discharge the load capacitance at high speed. Furthermore, the drive capabilities for charging and discharging can be made the same, and therefore it is possible to provide a voltage supply circuit (voltage follower) that operates quickly and stably even at low voltages.

さらに上記のようにコンプリメンタリ・プッシュプル回
路のバイアス電圧を電圧印加トランジスタのしきい値電
圧にほぼ等しくして該プッシュプル回路の電流を低い値
に抑えれば、これにより１′。Furthermore, as described above, if the bias voltage of the complementary push-pull circuit is made approximately equal to the threshold voltage of the voltage applying transistor and the current of the push-pull circuit is suppressed to a low value, 1'.

導体装置の定常時電力を小さくしながら、出力電圧の変
動時には高い駆動能力を得るようにすることが可能にな
る。It becomes possible to obtain high driving capability when the output voltage fluctuates while reducing the steady state power of the conductor device.

また電流増幅回路にカレントミラー型の増幅回路を用い
れば、簡単な回路構成で電流増幅が可能になるだけでな
く、同一の特性を要するミラー回路相互のトランジスタ
に同種の素子を用いることにより、高い駆動能力をばら
つき少なく容易に得ることが可能になる。Furthermore, if a current mirror type amplifier circuit is used for the current amplifier circuit, not only will it be possible to amplify the current with a simple circuit configuration, but it will also be possible to achieve high It becomes possible to easily obtain driving capacity with less variation.

電界効果トランジスタは不純物濃度を制御することによ
ってゲートしきい値電圧を下げることができるので、第
一および第二のコンプリメンタリ・プッシュプル回路を
電界効果トランジスタで構成することにより、電源電圧
が低くなっても所要の動作が得やすくなる。Field-effect transistors can lower the gate threshold voltage by controlling the impurity concentration, so by configuring the first and second complementary push-pull circuits with field-effect transistors, the power supply voltage can be lowered. It also becomes easier to obtain the desired action.

さらにトライステート駆動回路をコンプリメン＋９− ０ タリ・プッシュプル回路とともに負荷に対して並列に接
続する上記の手段によれば、入出力間の電圧誤差が」―
記の判定電圧以上に大きくなった場合には色付容量を充
電または放電することにより電圧誤差を判定電圧以内に
収束するよう動作し、これによりプッシュプル回路動作
を補って過渡時の応答速度をさらに高めるよう作用する
ことになる。Furthermore, according to the above method of connecting the tri-state drive circuit in parallel with the load along with the complementary push-pull circuit, the voltage error between the input and output can be reduced.
If the voltage exceeds the threshold voltage described above, the colored capacitor is charged or discharged to converge the voltage error to within the threshold voltage, thereby supplementing the push-pull circuit operation and increasing the response speed during transients. It will act to further increase it.

また集１７１回路の中に複数の同種のブロックを含み、
その一部を動作させる場合に、動作状態のブロックのみ
を負荷として選択するよう切り換える本発明の手段によ
れば、大容量のＤＲＡＭのような場合にもその一部の負
荷を実質的に担うことになるため大きな過渡電流を流す
ことなく高速応答が可能になる。そのうえ、この駆動回
路に本発明の装置を用いれば、前記したようにさらに効
果的に高精度高速応答性を得ることが可能になる。In addition, the 171 circuit includes multiple blocks of the same type,
According to the means of the present invention that selects only the active block as a load when a part of the block is operated, even in the case of a large-capacity DRAM, it is possible to substantially carry the load of a part of the block. This enables high-speed response without flowing large transient currents. Furthermore, if the device of the present invention is used in this drive circuit, it becomes possible to more effectively obtain high precision and high speed response as described above.

［実施例］ 以下、図面を用いて本発明の詳細な説明する。[Example] Hereinafter, the present invention will be explained in detail using the drawings.

第１図は本発明による電圧フォロワ回路の構成例である
。この回路は、入力に印加された電圧にほぼ等しい電圧
を出力し、大きい負荷容量を駆動するようにしたもので
ある。同図（ａ）で１は第一のコンプリメンタリ・プッ
シュプル回路であり、ＮチャネルＭＯＳトランジスタＴ
Ｎ２とＰチャネルＭＯ８Ｉ−ランジスタＴＰ２、および
バイアス用電圧源ＶＮＩ、ＶＰＩにより構成される。２
はカレントミラー型のプッシュプル増幅回路であり、カ
レントミラー回路を成すＮチャネルＭＯ３＋−ランジス
タ対ＴＮＩと丁Ｎ３、ＰチャネルＭＯＳトランジスタ対
ＴＰＩとＴＰ３、とから構成される。FIG. 1 shows an example of the configuration of a voltage follower circuit according to the present invention. This circuit is designed to output a voltage approximately equal to the voltage applied to its input and drive a large load capacity. In the same figure (a), 1 is the first complementary push-pull circuit, which is an N-channel MOS transistor T.
N2, P-channel MO8I-transistor TP2, and bias voltage sources VNI and VPI. 2
is a current mirror type push-pull amplifier circuit, and is composed of a pair of N-channel MO3+- transistors TNI and N3 and a pair of P-channel MOS transistors TPI and TP3, which form the current mirror circuit.

３は第二のコンプリメンタリ・プッシュプル回路であり
、ＮチャネルＭＯＳトランジスタＴＮ４とＰチャネルＭ
ＯＳトランジスタＴＰ４、およびバイアス用電圧源ＶＮ
２、ＶＰ２により構成される。3 is a second complementary push-pull circuit, which includes an N-channel MOS transistor TN4 and a P-channel MOS transistor TN4.
OS transistor TP4 and bias voltage source VN
2. Consists of VP2.

この回路の各種トランジスタや電圧源の定数設定と定常
状態における動作を説明する。電圧源ＶＮＩとＶＰｌの
値は、それぞれトランジスタＴＮ２とＴＰ２のゲートし
きい値電圧にほぼ等しくなるように選んでいる。これに
より、どの様な動作条件下においてもトランジスタＴＮ
２と１”　Ｉ）　２の円方が同時にカットオフすること
がないようにしている。このため、出力インピーダンス
か高くなって、電位が定まらなかったり、負荷条件によ
って出力電圧がふらついたりするのを防ぐことができる
。電圧源の値をトランジスタのゲートしきい値電圧にほ
ぼ等しくすることにより、定常状態において二つのトラ
ンジスタを貫通して流れる電流を低い値に抑え、集積回
路の待機峙の電力を小さくしながら、高い負荷駆動能力
を得るようにしている。このようなバイアス条件での動
作は一般にＡＢ級動作と称される。さて、ＴＮ２とＴＰ
２に流れる電流値を、それぞれＩＣＩ、ＩＤＩとすると
、これらの電流は、それぞれＰチャネルＭＯ３ｈランジ
スタ対ＴＰＩとＴＰ３、ＮチャネルＭＯＳトランジスタ
対ＴＮＩとＴＮ３とからなるカレントミラー回路により
、ＴＰ３を流れる電流ＩＣ２，１゛Ｎ３を流れる電流Ｉ
Ｄ２に変換される。ＩＣＩとＩＣ２の電流比は、トラン
ジスタＴＩ）］とＴＰ３のβ比に、Ｉ　ｌ）　１とＩＤ
２の電流比（ミラー比）は、トランジスタＴＮＩとＴＮ
３のβ比に、それぞれほぼ等しくなる。すなわち、 ＩＣＩ　　　　βＴＰ ＴＤ、ｌ　　　　　βＴＮ である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６．７）の駆動能力を高める
ことができる。本発明では、この比を１〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＰ２の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。The constant settings of the various transistors and voltage sources of this circuit and the operation in a steady state will be explained. The values of voltage sources VNI and VP1 are chosen to be approximately equal to the gate threshold voltages of transistors TN2 and TP2, respectively. This ensures that the transistor TN under any operating conditions
2 and 1" I) This prevents the circles 2 from cutting off at the same time. This prevents the output impedance from becoming high, causing the potential to become unstable or the output voltage to fluctuate depending on the load conditions. By making the value of the voltage source approximately equal to the gate threshold voltage of the transistor, the current flowing through the two transistors in steady state can be kept to a low value, reducing the standby power of the integrated circuit. Although the size is small, high load driving capability is obtained.Operation under such bias conditions is generally referred to as class AB operation.Now, TN2 and TP
Assuming that the current values flowing through TP2 are ICI and IDI, respectively, these currents are reduced to the current IC2 flowing through TP3 by a current mirror circuit consisting of a P-channel MO3h transistor pair TPI and TP3 and an N-channel MOS transistor pair TNI and TN3. , 1゛N3 current I
Converted to D2. The current ratio of ICI and IC2 is given by the β ratio of transistors TI)] and TP3, Il) 1 and ID
The current ratio (mirror ratio) of 2 is the transistor TNI and TN
They are approximately equal to the β ratio of 3. That is, ICI βTP TD, l βTN. By setting this ratio to a value of 1 or more, the current can be amplified and the driving ability of the next stage load (terminal 6.7) can be increased. In the present invention, this ratio is selected to be a value of about 1 to 10. Similarly to the first push-pull circuit, the values of the voltage sources VN2 and VP2 are set to be approximately equal to the gate threshold voltages of the transistors TN4 and TP4, respectively. Thereby, the second push-pull circuit also performs class AB operation.

さて、第一のプッシュプル回路が定常状態すなわちＩＣ
１＝ＩＤ１が成り立っている状態からずれた場合にどう
なるかを説明する。出力電圧を定常状態から強制的に電
圧δＶだけ変えたときの電流値は、以下のように表され
る。Now, if the first push-pull circuit is in steady state, i.e. IC
What happens when there is a deviation from the state where 1=ID1 holds will be explained. The current value when the output voltage is forcibly changed by voltage δV from the steady state is expressed as follows.

一詔 ＋ｃ＋　−＋ｏ＋　＝　−（ＦＬ蛎汀＋ＦＹ耶汀）Ｘ　
δＶ（βＮ−βＰ） ＋　　　　　　　　　　δＶ′ ここに、βＮとβ−まそれぞれトランジスタ゛■”Ｎ２
とＴ　Ｐ　２のβを、■は定常状態にお１７）で第一の
プッシュプル回路に流れる電流（すなわちｌ−ＩＣ１＝
ＩＤ１）をそれぞれ示している。Ichiyuki+c+ -+o+ = -(FL 蛎汀+FY耶汀)X
δV (βN-βP) + δV' Here, βN and β- are respectively transistors ``■''N2
and β of T P 2, ■ is in steady state17) and the current flowing in the first push-pull circuit (i.e. l-IC1=
ID1) are shown respectively.

今、簡単のために、ＴＮ２とＴＰ２の特性力＜Ｃｔぼそ
ろっており、βＮとβＰが等しい（β＝βＮ−βＩ・）
と仮定すると、上式は ＩＣＩ　−ＩＤＩ　＃　−２，ｒｆ′ＦＴＸ　　ｉとな
る。また、二つのカレントミラー回路のミラー比が等し
い（Ｍ　＝　Ｍ　Ｎ　＝　Ｍ　ｐ　）とすると、＋Ｃ２
−ＩＤｚＣ２−ＩＤｚ二−２Ｔｘ　　δＶとなる。Now, for the sake of simplicity, the characteristic forces of TN2 and TP2 < Ct are almost the same, and βN and βP are equal (β = βN - βI・)
Assuming that, the above equation becomes ICI - IDI # -2, rf'FTX i. Also, assuming that the mirror ratios of the two current mirror circuits are equal (M = M N = M p ), +C2
-IDzC2-IDz2-2Tx δV.

例えば、Ｍ＝５、β−１ｍＡ／Ｖ’、ｌ　＝　０，２　
μＡとすると、出ツノ電圧がＱ、ＩＶ低下したとき（δ
■＝−、Ｏ０］　Ｖ）ニは、ＩＣ２−ＩＤ２　＝　２０
　μＡトナ６゜すなわち、出力電圧の０．ＩＶの微小な
変化（こ対＝２４ してもＩＣ２とＩＤ２の定常電流１　μＡ　（（１，２
μＡ×５）に対して十分大きな２０　μＡの駆動電流が
得られる。For example, M = 5, β-1 mA/V', l = 0,2
Assuming μA, when the output voltage decreases by Q, IV (δ
■=-, O0] V) D is IC2-ID2 = 20
μA toner 6°, that is, 0.0° of the output voltage. Even if there is a small change in IV (pair = 24), the steady current of IC2 and ID2 is 1 μA ((1,2
A drive current of 20 μA, which is sufficiently large compared to μA × 5), can be obtained.

したがって、出力電圧のわずかな変化に対しても端チロ
を最小ＶＳＳまで、また端子７を最大ＶＣＣまで、電源
電圧範囲の限界まで駆動することができる。駆動する方
向は、出力電圧が低下したときには端子７がＶＣＣに、
出力電圧が」１昇したときには端子６がＶＳＳに駆動さ
れる。これにより、出力電圧に誤差がある場合には、誤
差を増幅した信号で第二のプッシュプル回路を駆動し、
出力電圧の誤差を無くすように動作する。したがって、
従来例のように単にソースフォロワ回路で駆動する場合
に比べて、格段に高い駆動能力を持たせることができる
。また、定常状態のバイアス電流を十分低い値に抑えて
も、誤差を増幅することにより高い駆動電流を得ること
ができる。また、この回路は上式からも容易にわかるよ
うに、誤差の方向に対して対称に動作するため、出力の
充電と放電に対して同じ駆動能力を得ることができる。Therefore, even with slight changes in the output voltage, the end voltage can be driven to the minimum VSS, the terminal 7 can be driven to the maximum VCC, and to the limit of the power supply voltage range. The driving direction is that when the output voltage drops, terminal 7 goes to VCC,
When the output voltage increases by 1, the terminal 6 is driven to VSS. As a result, if there is an error in the output voltage, the second push-pull circuit is driven with a signal that amplifies the error,
Operates to eliminate errors in output voltage. therefore,
It is possible to provide a much higher driving capability than in the case of simply driving with a source follower circuit as in the conventional example. Further, even if the steady state bias current is suppressed to a sufficiently low value, a high drive current can be obtained by amplifying the error. Furthermore, as can be easily seen from the above equation, this circuit operates symmetrically with respect to the direction of the error, so it is possible to obtain the same driving capability for charging and discharging the output.

次に、本回路の電圧フォロワとしての精度について説明
する。本回路は、出力電圧の誤差を第一のプッシュプル
回路で検出し、それを増幅した信号で第二のプッシュプ
ル回路を駆動するようにしている。したがって、出力電
圧精度（入出力電圧差）は第一のプッシュプル回路の電
圧精度（入出力電圧差）で決定される。第一のプッシュ
プル回路において、定常状態すなわちＩＣ１＝ＩＤ１が
成り立つ条件を求めると、入力電圧Ｖ（ＩＮ）と出力電
圧Ｖ　（ＯＵＴ）の関係が得られ、次式のようになる。Next, the accuracy of this circuit as a voltage follower will be explained. In this circuit, an error in the output voltage is detected by the first push-pull circuit, and the second push-pull circuit is driven by the amplified signal. Therefore, the output voltage accuracy (input/output voltage difference) is determined by the voltage accuracy (input/output voltage difference) of the first push-pull circuit. In the first push-pull circuit, when the steady state, that is, the conditions under which IC1=ID1 holds, the relationship between the input voltage V (IN) and the output voltage V (OUT) is obtained, and is expressed by the following equation.

ここに、 βｎ＝　ＦＪ了２アＴ１ζ であり、またＶＴＮとＶＴＲはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮＩと
ＶＰＩにそれぞれＶＴＮとＶＴＲの変化に追従して変化
する特性をもたせ、かつトランジスタのβを適正に選ぶ
ことにより、製造プロセスのばらつき等によりＮチャネ
ルトランジスタとＰチャネルトランジスタの素子特性が
独立に変化しても、出力と入力の電圧差を零にすること
ができる。上述したような電圧源は、次の実施例で説明
するように、各チャネル導電型のＭＯＳトランジスタの
ゲートとドレインを接続し、それに所定の電流を流す事
により容易に構成することができる。一般に、異なる導
電形の素子間では特性にばらつきがあっても、同じ導電
型のトランジスタは同じ製造工程を経るため、素子間の
特性差は十分中さな値に抑えることができる。特に、加
工形状のばらつきなどに対しては、ゲート幅やゲート長
を加工精度に比べて十分大きな値で設Ｎ１することによ
り、さらに、素子対間の特性差を小さなものにすること
ができる。例えば、ゲートしきい値電圧を例にとると、
同じ導電型の素子対間での差は、容易に２０〜３０ｍＶ
程度以下にすることができるが、異なる導電型の素子間
では、その差のばらつきが最大２００ｍＶ程度と、約−
桁も大きな値になるのが通例である。以」二説明した２
７− −詔 とおり、第一のプッシュプル回路の電圧精度（入出力電
圧差）は、トランジスタ対のしきい値電圧差で決まる２
０〜３０ｍ’Ｖ程度と従来方式の約−桁低い値に抑えら
れる。Here, βn=FJR2AT1ζ, and VTN and VTR are the absolute values of the gate threshold voltages of the N-channel and P-channel MOS transistors, respectively. As is clear from this equation, by giving VNI and VPI characteristics that change in accordance with changes in VTN and VTR, respectively, and by appropriately selecting β of the transistor, N-channel transistor and P Even if the element characteristics of the channel transistors change independently, the voltage difference between the output and input can be made zero. The voltage source as described above can be easily constructed by connecting the gate and drain of a MOS transistor of each channel conductivity type and flowing a predetermined current therethrough, as will be explained in the next embodiment. In general, even if there are variations in characteristics between elements of different conductivity types, transistors of the same conductivity type go through the same manufacturing process, so the difference in characteristics between elements can be suppressed to a sufficiently moderate value. In particular, with respect to variations in the processed shape, by setting the gate width and gate length to values N1 that are sufficiently large compared to the processing accuracy, it is possible to further reduce the characteristic difference between the pair of elements. For example, taking the gate threshold voltage as an example,
The difference between a pair of elements of the same conductivity type is easily 20 to 30 mV.
However, between elements of different conductivity types, the variation in the difference is about 200 mV at maximum, which is about -
Usually, the digits are also large values. I explained 2.
7- -As per the imperial edict, the voltage accuracy (input/output voltage difference) of the first push-pull circuit is determined by the threshold voltage difference between the transistor pair.
The value can be suppressed to about 0 to 30 m'V, which is about -0.0 digits lower than that of the conventional method.

さて、次に過渡時の動作を同図（ｂ）を用いて説Ｉ！ｌ
ノする。今、入力電圧Ｖ（ＩＮ）が時刻１０からｔｉに
かけて降下し、時刻Ｌ４からＬ５にかけて」１昇した場
合を考える。入力電圧が降下した直後は化ツノがすぐに
追従しないので、トランジスタＴＮ２は■５１刻Ｌ１か
らｔ２にかけてカットオフ状態となり、電流ＩＣＩの値
はほぼＯとなる。これに対してＩＤＩが増大し、端子６
の電圧Ｖ（６）をほぼＶＳＳ　（ＯＶ）まで引き落す。Now, let's discuss the operation during a transient period using Figure (b). l
No. Now, consider a case where the input voltage V(IN) drops from time 10 to ti, and increases by 1 from time L4 to L5. Immediately after the input voltage drops, the voltage change does not follow immediately, so the transistor TN2 enters the cut-off state from time 51 L1 to time t2, and the value of the current ICI becomes approximately O. In response, IDI increases and terminal 6
voltage V(6) is dropped to approximately VSS (OV).

これにより、トランジスタＴＰ４の駆動能力が増加し、
出力ＯＵＴを高速に放電する。時刻ｔ２を過ぎて、出力
電圧と入力電圧の差が小さくなるとトランジスタ゛１゛
Ｎ２が導通し始め、最終的に人出ツノ間の電圧差が無く
なる時刻Ｌ２においてＩ　Ｃｌ　＝　Ｉ　’Ｄ　Ｉとな
り、定常状態になる。入力電圧が上昇する時には、これ
と対称に端子７の電圧が■ＣＣまで上昇し、出力を高速
に充電する。This increases the driving ability of transistor TP4,
Discharge the output OUT at high speed. After time t2, when the difference between the output voltage and the input voltage becomes small, the transistor ``1'' N2 starts to conduct, and finally at time L2 when the voltage difference between the two horns disappears, I Cl = I 'D I, and the state becomes steady. become a state. When the input voltage rises, the voltage at the terminal 7 rises to CC to charge the output at high speed.

以上説明したように、本発明によれば、製造工程のばら
つきがあっても、入出力電圧間の誤差が少なく、過渡時
においては、大容量の負荷を高速に充放電することので
きる電圧フォロワを提供することができる。なお、本回
路は電圧フォロワとしての応用以外にも、出力端子ＯＵ
Ｔに信号電流を入力し、端子６か７から出力を取り出す
ことにより、高性能な電流検出回路として用いることも
可能である。As explained above, according to the present invention, even if there are variations in the manufacturing process, there is little error between input and output voltages, and a voltage follower is capable of rapidly charging and discharging a large capacity load during transient conditions. can be provided. In addition to the application as a voltage follower, this circuit can also be used as an output terminal OU.
By inputting a signal current to T and taking out the output from terminal 6 or 7, it is also possible to use it as a high-performance current detection circuit.

次に第３図を用いて、先に示した回路をダイナミックメ
モリの中間電圧（ＶＣＣ／２）発生回路に適用した実施
例を説明する。第３図（ａ）は本発明による中間電圧発
生回路の構成例である。第３図において、３０は基準電
圧発生回路、３１は第一のコンプリメンタリ・プッシュ
プル回路、３２はカレントミラー型増幅回路、３３は第
二のコンプリメンタリ・プッシュプル回路である。基準
電圧発生回路は、等しい抵抗値を有する二つの抵抗Ｒ３
とＲ４とにより電源電圧を半分に分圧することにより、
端子３４に中間電圧を発生している。抵抗Ｒ３とＲ４に
同種の素子を用いることにより、中間電圧には、かなり
精度の高い値を得ることができる。なお、中間電圧を得
るための素子は抵抗に限らず、例えばＭ　ＯＳ　ｈラン
ジスタ等を用いても同様の回路が構成できることは自明
である。第一のプッシュプル回路は、基本的に第１図（
１１）に示したプッシュプル回路１と同じである。Next, referring to FIG. 3, an embodiment will be described in which the circuit shown above is applied to an intermediate voltage (VCC/2) generating circuit of a dynamic memory. FIG. 3(a) shows a configuration example of an intermediate voltage generation circuit according to the present invention. In FIG. 3, 30 is a reference voltage generation circuit, 31 is a first complementary push-pull circuit, 32 is a current mirror type amplifier circuit, and 33 is a second complementary push-pull circuit. The reference voltage generation circuit includes two resistors R3 having equal resistance values.
By dividing the power supply voltage in half by R4 and R4,
An intermediate voltage is generated at terminal 34. By using the same type of elements for resistors R3 and R4, a fairly accurate value can be obtained for the intermediate voltage. Note that it is obvious that the element for obtaining the intermediate voltage is not limited to a resistor, and a similar circuit can be constructed using, for example, a MOS h transistor or the like. The first push-pull circuit is basically shown in Figure 1 (
This is the same as the push-pull circuit 1 shown in 11).

ここでは、電圧源ＶＮＩの代わりに、抵抗Ｒ５とＮチャ
ネルＭＯ３ｈランジスタＴＮＩＯを、電圧源ＶＰ］の代
わりに、抵抗Ｒ６とＰチャネルＭＯＳトランジスタＴＰ
ＩＯを、それぞれ用いている。こうすることにより、先
の実施例でも説明したように、常に端子３５の電圧を入
力端子３４に対して、はぼＮチャネルＭＯ３ｈランジス
タのゲートしきい値電圧骨だけ高い値に自動的に設定す
ることができる。なお、Ｒ５やＲ６を流れる電流か、Ｒ
３やＲ４を流れる電流の数分の−から十分の一程度の小
さな値になるように、抵抗値を選んでいる。これは、Ｎ
チャネルトランジスタとＰチャネルトランジスタの特性
が独立にばらついて、プッシュプル回路から基￥Ｊ電圧
発生回路に流入（あるいは流出）する電流値が変動して
も、端子３４の電圧が影響を受けて変動しないようにす
るためである。３２のカレントミラー型増幅回路は第１
図（ａ）に示したカレントミラー型増幅回路２と全く同
じ構成である。第二のプッシュプル回路は、基本的に第
１図（ａ）に示したプッシュプル回路３と同じである。Here, in place of the voltage source VNI, a resistor R5 and an N-channel MO3h transistor TNIO are used, and in place of the voltage source VP, a resistor R6 and a P-channel MOS transistor TP are used.
IO is used respectively. By doing this, as explained in the previous embodiment, the voltage at the terminal 35 is always automatically set to a value higher than the input terminal 34 by the gate threshold voltage of the N-channel MO3h transistor. be able to. In addition, whether the current flowing through R5 or R6 or R
The resistance value is selected so that it is a small value ranging from several times lower than the current flowing through R3 and R4. This is N
Even if the characteristics of the channel transistor and the P-channel transistor vary independently and the value of the current flowing into (or out of) the base voltage generation circuit from the push-pull circuit changes, the voltage at the terminal 34 is affected and does not change. This is to ensure that. 32 current mirror type amplifier circuits are the first
It has exactly the same configuration as the current mirror type amplifier circuit 2 shown in FIG. The second push-pull circuit is basically the same as the push-pull circuit 3 shown in FIG. 1(a).

ここでは、電圧源ＶＮ２の代わりに、ＮチャネルＭＯＳ
トランジスタＴＮ１４を、電圧源ＶＰ２の代わりに、Ｐ
チャネルＭＯＳトランジスタＴＰ１４を、それぞれ用い
ている。こうすることにより、第一のプッシュプル回路
の場合と同様、プッシュプル回路に流れるバイアス電流
の値が、トランジスタのしきい値電圧の変化に対して変
動しないようにしている。以上のような回路構成とする
ことにより、出力ＨＶ　Ｃには精度の高い中間電圧を得
ることができ、かつ負荷容量ＣＬを高速に充放電するこ
とができる。Here, instead of the voltage source VN2, an N-channel MOS
Transistor TN14 is connected to P instead of voltage source VP2.
A channel MOS transistor TP14 is used in each case. By doing this, as in the case of the first push-pull circuit, the value of the bias current flowing through the push-pull circuit is prevented from changing with respect to changes in the threshold voltage of the transistor. With the circuit configuration as described above, a highly accurate intermediate voltage can be obtained for the output HV C, and the load capacitance CL can be charged and discharged at high speed.

１ 第３図（ａ）に示した本回路方式と第２図に示した従来
回路方式の性能比較を計算機解析により求めた結果を第
３図（ｂ）および（ｃ）に示す。1. Figures 3(b) and 3(c) show the results obtained by computer analysis of a performance comparison between the present circuit system shown in FIG. 3(a) and the conventional circuit system shown in FIG. 2.

第３図（ｂ）において、横軸はＮチャネルトランジスタ
とＰチャネルトランジスタのゲートしきい（直電圧の絶
対値の差、縦軸は中間電圧の値である。In FIG. 3(b), the horizontal axis represents the gate threshold (difference in absolute value of direct voltage) between the N-channel transistor and the P-channel transistor, and the vertical axis represents the value of the intermediate voltage.

この結果より、従来回路においては、しきい値電圧差が
±０．２Ｖ変動したときには、出力電圧が約±１００ｍ
Ｖ　（０，７５Ｖに対して約±１３％）変動するのに対
して、本発明の回路では出力電圧変動は約±８ｍＶ　（
０，７５Ｖに対して約±１％）と、従来に比べて一桁以
上低減することができる。From this result, in the conventional circuit, when the threshold voltage difference fluctuates by ±0.2V, the output voltage is approximately ±100m
V (approximately ±13% relative to 0.75V), whereas in the circuit of the present invention, the output voltage fluctuation is approximately ±8mV (
(approximately ±1% with respect to 0.75V), which is more than an order of magnitude lower than the conventional method.

第３図（ｃ）は電源投入後の出力電圧の立上り時間を電
源電圧に対してプロットしたものである。FIG. 3(c) is a plot of the rise time of the output voltage after the power is turned on versus the power supply voltage.

立上り時間は、出力の電圧が定常値の９０％に達する時
間で定義している。また、負荷容量の値には、６４Ｍビ
ットＤＲＡＭのビット線プリチャージ電源およびプレー
ト電極の総容量を想定している。この解析結果からもわ
かるように、本発明の回路によれば、従来回路に比べて
約−桁短い時間＝３２− で負荷を立ち」二げることができる。The rise time is defined as the time for the output voltage to reach 90% of its steady value. Further, the value of the load capacitance is assumed to be the total capacitance of the bit line precharge power supply and plate electrode of a 64 Mbit DRAM. As can be seen from this analysis result, the circuit of the present invention can turn on and off the load in about 32 orders of magnitude shorter time than the conventional circuit.

第４図（ａ）は本発明の他の一実施例を示す回路構成図
である。同図において、４０はコンプリメンタリ・プッ
シュプル型の電圧フォロワ回路、４１はトライステート
・バッファである。電圧フォロワ回路は、基本的には第
１図（ａ）のプッシュプル回路ｌと同じである。ここで
は、プッシュプル回路の駆動能ツノを補うようにトライ
ステート・バッファが動作する。トライステート・バッ
ファは負荷駆動用のＰチャネルトランジスタＴＰ２１と
ＮチャネルトランジスタＴＮ２１、これらトランジスタ
を駆動する二つの差動型増幅回路（コンパレータ）ＡＭ
ＰＩとＡＭＰ２、および、オフセット量の設定のための
二つの電圧源ＶＯ３ＬとＶＯ３Ｈとから構成される。こ
の回路の動作は次の三つの電圧の条件のいずれにあては
まるかによってきまる。FIG. 4(a) is a circuit diagram showing another embodiment of the present invention. In the figure, 40 is a complementary push-pull type voltage follower circuit, and 41 is a tri-state buffer. The voltage follower circuit is basically the same as the push-pull circuit l shown in FIG. 1(a). Here, the tri-state buffer operates to compensate for the drive power of the push-pull circuit. The tri-state buffer includes a P-channel transistor TP21 for driving a load, an N-channel transistor TN21, and two differential amplifier circuits (comparators) AM that drive these transistors.
It is composed of PI, AMP2, and two voltage sources VO3L and VO3H for setting the offset amount. The operation of this circuit depends on which of the following three voltage conditions is met.

（１）　Ｖ（ＯＵＴ）　）　Ｖ（ＩＮ）　＋　ＶＯ５Ｈ
（２）　Ｖ（ＩＮ）　＋　ＶＯ５Ｈ＞　Ｖ（ＯＵＴ）　
＞　Ｖ（ＩＮ）　−Ｏ５Ｌ （３）　Ｖ（ＩＮ）　　−＼ｌ０５Ｌ　　＞　　Ｖ（Ｏ
ＵＴ）（１）の電圧条件においては、端子４３の電圧よ
りも出力ＯＵＴの電圧が高くなり端子４５の電圧は高い
電圧レベル（ＶＣＣ）になる。また、端子４４の電圧も
高い電圧レベル（ＶＣＣ）になる。(1) V(OUT) ) V(IN) + VO5H
(2) V(IN) + VO5H> V(OUT)
> V(IN) -O5L (3) V(IN) -\l05L > V(O
UT) Under the voltage condition (1), the voltage at the output OUT is higher than the voltage at the terminal 43, and the voltage at the terminal 45 becomes a high voltage level (VCC). Further, the voltage at terminal 44 also becomes a high voltage level (VCC).

したがって、ＮチャネルトランジスタＴＮ２１が導通、
■）チャネルトランジスタＴＰ２１がカットオフとなり
、負荷を放電する。（２）の電圧条件においては、端子
４３の電圧よりも出力ＯＵＴの電圧が低くなり端子４５
の電圧は低い電圧レベル（ＶＳＳ）になる。また、端子
４４の電圧は高い電圧レベル（ＶＣＣ）を保つ。したが
って、二つのトランジスタＴＮ２１とＴＰ２１は共にカ
ットオフとなり、出力は高インピーダンス状態になる。Therefore, the N-channel transistor TN21 becomes conductive.
(2) Channel transistor TP21 is cut off and the load is discharged. In the voltage condition (2), the voltage at the output OUT is lower than the voltage at the terminal 43, and the voltage at the terminal 45 is lower than the voltage at the terminal 43.
voltage becomes a low voltage level (VSS). Further, the voltage at terminal 44 is maintained at a high voltage level (VCC). Therefore, both transistors TN21 and TP21 are cut off, and the output is in a high impedance state.

（３）の電圧条件においては、端子４２の電圧よりも出
力ＯＵＴの電圧が低くなり端子４４の電圧は低い電圧レ
ベル（ＶＳＳ）になる。また、端子４５の電圧は低い電
圧レベル（ＶＳＳ）を保つ。In the voltage condition (3), the voltage at the output OUT is lower than the voltage at the terminal 42, and the voltage at the terminal 44 becomes a low voltage level (VSS). Further, the voltage at the terminal 45 is maintained at a low voltage level (VSS).

したがって、ＮチャネルトランジスタＴＮ２１がカット
オフ、ＰチャネルトランジスタＴＰ２１が導通となり、
負荷を充電する。このように、出力の電圧が入力の電圧
を中心としたある一定範囲を越えて大きくなると放電、
一定範囲を越えて小さくなると充電、一定範囲内にあれ
ば充電も放電もしないという三つの状＠（トライステー
ト）を右する駆動回路を実現できる。この回路の過渡時
の動作を同図（ｂ）に示す。今、入力電圧Ｖ（ＩＮ）が
時刻ｌ、Ｏて降下し、時刻Ｌ２で上昇した場合を考える
。立ち下がり時においては、時刻１０から出力の電圧が
「（定常状態での電圧）＋ＶＯ３ＨＪに等しくなる時刻
Ｌ１まで端子４５の電圧がｖＣＣになり、トランジスタ
ＴＮ２１を導通させ、負荷を放電する。また、立ち上が
り時においては、時刻ｔ２から出力の電圧が「（定常状
態での電圧）ＶＯ３ＬＪに等しくなる時刻Ｌ３まで端子
４４の電圧がＶＳＳになり、トランジスタＴＰ２］を導
通させ、負荷を充電する。Therefore, N-channel transistor TN21 is cut off, P-channel transistor TP21 is turned on, and
Charge the load. In this way, when the output voltage increases beyond a certain range around the input voltage, a discharge occurs.
It is possible to realize a drive circuit that can perform three states (tri-state): charging when the voltage decreases beyond a certain range, and neither charging nor discharging when the voltage falls within a certain range. The operation of this circuit during a transient period is shown in FIG. 4(b). Now, consider a case where the input voltage V(IN) drops at times l and O and rises at time L2. At the time of falling, the voltage at the terminal 45 becomes vCC from time 10 until time L1 when the output voltage becomes equal to "(voltage in steady state) + VO3HJ," making the transistor TN21 conductive and discharging the load. At the time of rising, the voltage at the terminal 44 becomes VSS from time t2 until time L3 when the output voltage becomes equal to VO3LJ (voltage in steady state), the transistor TP2 becomes conductive, and the load is charged.

このように、プッシュプル回路にトライステト・バッフ
ァを組合せることにより、入出力間の電圧誤差がある程
度基」二大きくなった時には、駆＝３５＝ ３６ 効能力の高いトランジスタを導通させることにより、過
渡時の応答速度を高めることができる。オフセット量の
設定のための二つの電圧源ｖ　ｏ　ｓ　ｒ−とＶＯ３Ｉ
＋の値はなるべく小さな値にしたほうが設定電圧への収
束を速めることができるが、誤動作を避けるために、差
動型増幅回路（コンバータ）ＡＭＰＩとＡＭＰ２の入力
オフセット電圧よりも十分大きな値にする必要がある。In this way, by combining a tristate buffer with a push-pull circuit, when the voltage error between input and output becomes large to some extent, transient The response speed can be increased. Two voltage sources VOSR- and VO3I for setting the offset amount
Setting the value of + to a value as small as possible will speed up the convergence to the set voltage, but to avoid malfunction, make it a value that is sufficiently larger than the input offset voltage of the differential amplifier circuit (converter) AMPI and AMP2. There is a need.

ＭＯＳトランジスタで回路を構成する場合には、この値
は５０ｍＶ以上にするのが望ましい。なお、トライステ
ート・バッファの回路構成は、ここに示した例に限らず
、同様の機能を実現するものであれば、他の方式であっ
ても差し支えない。When configuring a circuit using MOS transistors, this value is desirably 50 mV or more. Note that the circuit configuration of the tri-state buffer is not limited to the example shown here, and may be of any other type as long as it achieves the same function.

次に第５図を用いて、トライステート・バッファを用い
た電圧フォロワをダイナミックメモリの中間電圧（ＶＣ
Ｃ／２）発生回路に適用した実施例を説明する。第５図
（ａ）は本発明による中間電圧発生回路の構成例である
。第５図（ａ）において、５０は基準電圧発生回路、５
１は第１図で説明した電圧フォロワ回路、５２はトライ
ステー・バッファである。これは、第３図（ａ）に示し
た中間電圧発生回路にトライステート・バッファを付加
することにより、入出力間の電圧の誤差が大きくなった
ときの復元能力を高めている。以下、トライステート・
バッファの構成と動作について説明する。本実施例の特
徴は、第一のプッシュプル回路をそのまま利用し、カレ
ントミラー回路のミラー比の差を利用して誤差電圧を検
出しトライステートバッファを起動する点にある。第５
図（ａ）において、ＴＰ３６とＴＰ３７はＰチャネルＭ
Ｏ３ｈランジスタ、ＴＮ３６とＴＮ３７はＮチャネルＭ
Ｏ３ｈランジスタ、ＩＮＶＩとＩＮＶ２はインバータ、
ＴＰ３８はインバータＩＮＶＩの出力で負荷を駆動する
ようにしたＰチャネルＭＯＳトランジスタ、ＴＮ３８は
インバタＩＮＶ２の出力で負荷を駆動するようにしたＮ
チャネルＭＯＳトランジスタを、それぞれ示している。Next, using FIG.
C/2) An example applied to a generation circuit will be described. FIG. 5(a) shows a configuration example of an intermediate voltage generation circuit according to the present invention. In FIG. 5(a), 50 is a reference voltage generation circuit;
1 is the voltage follower circuit explained in FIG. 1, and 52 is a tri-stay buffer. By adding a tri-state buffer to the intermediate voltage generating circuit shown in FIG. 3(a), this improves the ability to restore when the voltage error between input and output becomes large. Below, Tri-State
The structure and operation of the buffer will be explained. The feature of this embodiment is that the first push-pull circuit is used as is, and the difference in mirror ratio of the current mirror circuit is used to detect the error voltage and activate the tri-state buffer. Fifth
In figure (a), TP36 and TP37 are P channel M
O3h transistor, TN36 and TN37 are N channel M
O3h transistor, INVI and INV2 are inverters,
TP38 is a P-channel MOS transistor that drives the load with the output of the inverter INVI, and TN38 is an N transistor that drives the load with the output of the inverter INV2.
Channel MOS transistors are shown respectively.

ＴＰ３２とＴ　Ｐ　３６、ＴＰ３２とＴＰ３７、ＴＮ３
２とＴＮ３６、ＴＮ３２とＴＮ３７とが、それぞれカレ
ントミラー回路を構成している。今、トランジスタＴＮ
３１に流れる電流をＩＣＩ、トランジスタＴＰ３１に流
れる電流をＩＤＩ、トランジスタＴ　Ｎ　３６に流れる
電流をＩＤ２、トランジスタ′］’　Ｐ　３６に流れる
電流をｌｃ２、とそれぞれ１１ｔ＜。１ｊ１１力電圧の
、％ｌ差δＶとｌｃｌ、ＴＤＩ（７）間係は、先に説明
したように、 ＋ｃ＋−ＩＤＩ　　：　−２ＪＴＦＴ　Ｘ　　δＶと近
似することができる。カレントミラー回路のミラー比を
、 とすると、下式のようになる。TP32 and TP36, TP32 and TP37, TN3
2 and TN36, and TN32 and TN37 constitute a current mirror circuit, respectively. Now, transistor TN
The current flowing through the transistor 31 is ICI, the current flowing through the transistor TP31 is IDI, the current flowing through the transistor T N 36 is ID2, the current flowing through the transistor ']' P 36 is lc2, and 11t<. The relationship between the %l difference δV of the 1j11 force voltage, lcl, and TDI (7) can be approximated as +c+−IDI: −2JTFT X δV, as described above. Letting the mirror ratio of the current mirror circuit be as follows.

今、出力にオフセット電圧Ｖｏｓを印加したときに、Ｉ
Ｃ２＝ＩＤ２となるとし、その時の電流値をＩ、と置く
と、オフセット電圧ＶｏｓはＬ　　　　　　　（Ｍｐ ２　ｘ　α　　　　　　ＭＮ と表される。ここで、 α　−Ｆ飢１ ＭＮ） ＸＭＩ） またβは第一のプッシュプル回路を構成するトランジス
タのβ、１１は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、１、　＝　０．２　μ
Ａ、　Ｉ、　＝　ｌ　μＡ、　ｐ　＝　Ｉ　ｍＡ／Ｖ’
、ＭＮ、　＝　Ｉ、　Ｍｐ、　＝　０．２とすると、オ
フセット電圧Ｖｏｓの値は一１００ｍＶとなる。すなわ
ち、出力電圧が定常値から１００ｍＶ以上低下すると、
インバータＩＮＶＩの入力電圧は低レベルから高レベル
に、出力電圧は高レベルから低レベルに遷移して駆動用
のＰチャネルＭＯＳトランジスタＴＰ３８を導通させ、
負荷を充電する。これと同様に、トランジスタＴＰ３７
とＴＮ３７の定数を適当に選ぶことにより、所定のプラ
ス側のオフセットがあったときに、ＮチャネルＭＯＳト
ランジスタＴＮ３８を導通させ、負荷を放電するように
３９ することができる。Now, when the offset voltage Vos is applied to the output, I
Assuming that C2=ID2 and the current value at that time is I, the offset voltage Vos is expressed as L (Mp 2 x α MN , where α −F 1 MN) XMI) β, 11 of a transistor constituting one push-pull circuit is a current flowing through the first push-pull circuit in a steady state. For example, 1, = 0.2 μ
A, I, = l μA, p = I mA/V'
, MN, = I, Mp, = 0.2, the value of the offset voltage Vos is -100 mV. In other words, when the output voltage decreases by 100 mV or more from the steady value,
The input voltage of the inverter INVI changes from a low level to a high level, and the output voltage changes from a high level to a low level to make the driving P-channel MOS transistor TP38 conductive.
Charge the load. Similarly, transistor TP37
By appropriately selecting the constants of and TN37, it is possible to make the N-channel MOS transistor TN38 conductive and discharge the load when there is a predetermined positive offset.

以」−１説明したように、本実施例に示したような回路
構成をとることにより、第４図に示したのと同様な機能
を実現することかできる。また、この回路方式では、カ
レントミラー回路のミラー比によってオフセット量を決
めているため、トランジスタ対の特性差が小さくなるよ
うに配慮すれば、オフセット量を精度良く設定すること
ができる。As explained above, by adopting the circuit configuration shown in this embodiment, the same function as shown in FIG. 4 can be realized. Furthermore, in this circuit system, the amount of offset is determined by the mirror ratio of the current mirror circuit, so if care is taken to reduce the difference in characteristics between the transistor pairs, the amount of offset can be set with high accuracy.

さらに、高精度の差動型増幅回路を別に設ける必要がな
いため、消費電力が小さく、かつ簡単な構成で高い性能
を実現することができる。Furthermore, since there is no need to separately provide a high-precision differential amplifier circuit, power consumption is low and high performance can be achieved with a simple configuration.

本回路方式と第２図に示した従来回路方式の性能比較を
計算機解析により求めた結果を第５図（ｂ）に示す。第
５図（ｂ）は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常位の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレート電極の総容量
を想定している。この解析結果からもわかるよ０ うに、本発明の回路によれば、先に第３図（ａ）で示し
た実施例よりも、さらに立上り時間を約半桁短縮するこ
とができる。従来回路に比べると約−桁半短い時間で負
荷を立ち」二げることができる。Figure 5(b) shows the results of a computer analysis comparing the performance of this circuit system and the conventional circuit system shown in Figure 2. FIG. 5(b) is a plot of the rise time of the output voltage after the power is turned on versus the power supply voltage. The rise time is
It is defined as the time required for the output voltage to reach 90% of the steady state. Further, the value of the load capacitance is assumed to be the total capacitance of the bit line precharge power supply and plate electrode of a 64 Mbit DRAM. As can be seen from this analysis result, according to the circuit of the present invention, the rise time can be further shortened by about half an order of magnitude compared to the embodiment shown in FIG. 3(a). Compared to conventional circuits, the load can be turned on and off in about an order of magnitude less time.

以」−説明したように、プッシュプル回路にトライステ
ート・バッファを組合せることにより、さらに高速に入
力に追従することの可能な電圧フォロワ回路を供するこ
とができるようになる。なお、電圧の設定精度はプッシ
ュプル回路によって決まるため、先の実施例の場合と同
様、入出力間の電圧誤差を極めて小さな値にすることが
できる。As described above, by combining a push-pull circuit with a tri-state buffer, it is possible to provide a voltage follower circuit that can follow an input even faster. Note that since the voltage setting accuracy is determined by the push-pull circuit, the voltage error between input and output can be made extremely small, as in the previous embodiment.

以上の実施例では、集積回路（ＬＳＩ）中の大容量負荷
を高速で駆動する回路構成について説明した。しかしな
がら、さらに高速に駆動しようとすると、充放電に際し
ての過渡電流が大きな問題になる。例えば、６４Ｍビッ
ト程度のＤＲＡＭの中間電圧発生回路の負荷容量はｌ　
１５ｎＦ程度になるが、これを５μｓの間に振幅ＩＶで
駆動したときの電流値は２３ｍＡに達する。これは、Ｄ
ＲＡＭの消費電流値に匹敵する大きさであり、これ以」
−高速に駆動することは、主たる回路特性への影響、例
えば電源線の雑音発生や、駆動信号配線の信頼性低下な
どを招く危険があるため、好ましくない。一般に、超高
集積のＬ　Ｓ　Ｉ　、特にメモリにおいては■、Ｓｌ全
体を同種の複数のブロックで構威し、動作時においては
、それらブロックの内の一部のみを活性化するような構
成をとることが多い。こうしたＬＳＩにおいては、以下
に述べる実施例を適用することが有効である。In the above embodiments, a circuit configuration for driving a large capacity load in an integrated circuit (LSI) at high speed has been described. However, when driving at higher speeds, transient currents during charging and discharging become a major problem. For example, the load capacity of an intermediate voltage generation circuit for a DRAM of about 64 Mbits is l.
The current value is about 15 nF, but when this is driven at an amplitude IV for 5 μs, the current value reaches 23 mA. This is D
The current consumption value is comparable to that of RAM, and the current consumption is comparable to that of RAM.
- High-speed driving is undesirable because it risks affecting the main circuit characteristics, such as generating noise in the power supply line and reducing the reliability of the drive signal wiring. In general, ultra-highly integrated LSIs, especially memories, have a configuration in which the entire Sl is made up of multiple blocks of the same type, and only some of these blocks are activated during operation. I often take It is effective to apply the embodiments described below to such LSIs.

第６図はダイナミック・メモリ（ＤＲＡＭ）の中間電圧
供給方式に本発明を適用した実施例を示している。同図
（ａ）において、ＭＢＯ１ＭＢＩ〜ＭＢｉはｉ＋１個の
メモリ・ブロック、６０〜６２はワード線選択回路、６
８〜７０は各メモリ・ブロックからの中間電圧引出線、
７６と７７は二組の中間電圧発生回路、７４と７５は二
組の中間電圧発生口路から各メモリ・ブロックに中間電
圧１（Ｖ　ＣｌとＩ−Ｉ　Ｖ　Ｃ２を供給する信号線、
７１〜７３は二つの信号線の内のいずれかをメモリ・ブ
ロックに供給するように各ブロック毎に設けたスイッチ
である。また、メモリ・ブロックＭＢＯは、メモリセル
を二次元に配列したメモリセルアレーＭＡＯ、メモリセ
ルから読出した信号を増幅して外部に出力したり外部か
らの信号をメモリセルに書き込んだりする入出力制御回
路ブロックＭＣ０１入出力回路６７等から構成される。FIG. 6 shows an embodiment in which the present invention is applied to an intermediate voltage supply system for dynamic memory (DRAM). In the same figure (a), MBO1MBI to MBi are i+1 memory blocks, 60 to 62 are word line selection circuits, 6
8 to 70 are intermediate voltage lead lines from each memory block;
76 and 77 are two sets of intermediate voltage generation circuits; 74 and 75 are signal lines that supply intermediate voltage 1 (V Cl and I-I V C2) to each memory block from two sets of intermediate voltage generation ports;
Switches 71 to 73 are provided for each block so as to supply one of the two signal lines to the memory block. In addition, the memory block MBO includes a memory cell array MAO in which memory cells are arranged in two dimensions, and an input/output control unit that amplifies signals read from the memory cells and outputs them to the outside, and writes external signals to the memory cells. The circuit block MC01 is composed of an input/output circuit 67 and the like.

図中ＤＬＯ５ＤＬＯ１ＤＬｊ、ＤＬｊはメモリセルに信
８・を伝送するデータ線、６３は蓄積容量の対向ｆｆｉ
極を成すプレート電極、６４は非選択時にデータ線を中
間電圧にするために配されたプリチャージ電圧供給線、
ＰＣはプリチャージ信号線、ＳＡＯ〜ＳＡｊはメモリセ
ルから読出した信号を検知増幅するセンスアンプ、６５
と６６は入出力回路６７と各データ線との間の信号伝送
を行なう共通入出力線対、■００〜ＩＯｊはアドレス指
定信号によって選択されたデータ線対と共通入出力線対
との間の接続を制御する１０ゲートである。In the figure, DLO5DLO1DLj, DLj are data lines that transmit signals 8 to memory cells, and 63 is an opposite ffi of the storage capacitor.
a plate electrode forming a pole; 64 is a precharge voltage supply line arranged to bring the data line to an intermediate voltage when not selected;
PC is a precharge signal line, SAO to SAj are sense amplifiers that detect and amplify signals read from memory cells, 65
and 66 are common input/output line pairs for signal transmission between the input/output circuit 67 and each data line, and 00 to IOj are common input/output line pairs between the data line pair selected by the addressing signal and the common input/output line pair There are 10 gates that control the connections.

今、仮にｉ＋１個のメモリ・ブロックの内、つめブロッ
クＭＢＯのみが選択され、動作状態になる場合を考える
。この時、ワード線選択回路４３ ４ ６０によってＭＡＯの中の一部のワード線が選択され、
高レベルに遷移する。と同時に、スイッチ７１が制御さ
れ、中間電圧引出線６８は中間電圧供給用の信号線７５
に接続される。一方、非選択状態にあるメモリ・ブロッ
クＭＢＩ−ＭＢｊからの引出線６９や７０は、中間電圧
供給用の信号線７４に接続される。このようにすると、
中間電圧発生回路７６には１個のメモリ・ブロックの負
荷が接続されるのに対して、中間電圧発生回路７７には
一つのメモリ・ブロックの負荷しか接続されない。例え
ば、１＝１５とすると、中間電圧発生回路７７が駆動す
る負荷容量は、中間電圧発生回路７６が駆動する負荷容
量の１５分の１になる。Now, let us consider a case where only the claw block MBO is selected among the i+1 memory blocks and becomes operational. At this time, some word lines in the MAO are selected by the word line selection circuit 43 4 60,
Transition to a higher level. At the same time, the switch 71 is controlled, and the intermediate voltage lead line 68 is connected to the intermediate voltage supply signal line 75.
connected to. On the other hand, lead lines 69 and 70 from memory block MBI-MBj in a non-selected state are connected to a signal line 74 for supplying an intermediate voltage. In this way,
The load of one memory block is connected to the intermediate voltage generation circuit 76, whereas the load of only one memory block is connected to the intermediate voltage generation circuit 77. For example, if 1=15, the load capacitance driven by intermediate voltage generation circuit 77 is one-fifteenth of the load capacitance driven by intermediate voltage generation circuit 76.

したがって、仮に７６と７７に同じ回路を用いても、選
択されたブロックＭＢＯの中間電圧は非選択ブロックの
中間電圧に比べて１５倍高速に動作するようになる。回
路の性能の点からは、非選択のメモリ・ブロックの応答
速度はメモリの性能には；ｊｉｂ関係であるから、過渡
電流をほとんど増大させることなく、メモリ全体の性能
向上を図ることができる。第６図（ｂ）はメモリ動作の
間に電源電圧が変動した場合の中間電圧の時間変化を示
している。すなわち、時刻１０からＬ２の間に電圧ｖＣ
Ｃが低下したとする。また、時刻ｔ　ＯからＬｌの間お
よび時刻ｔ３以後はメモリ・ブロックＭＢＯが、時刻Ｌ
１からＬ３の間はメモリ・ブロックＭＢＩが選択される
とする。時刻〔０から１．１の間は、ブロックＭＢＩは
非選択であるため、中間電圧Ｖ（６９）はゆっくり応答
しているのに対して、ブロックＭＢＯは選択されている
ため、中間電圧Ｖ（６８）は高速に追従している。時刻
ｔｌでブロックＭＢＩが選択、ブロックＭＢＯが非選択
に切り替わると、今度はＶ（６９）が設定すべき電圧に
向け、速やかに変化する。このように、本実施例によれ
ば、ダイナミックメモリの中間電圧のような大容量の負
荷を、過渡電流をほとんど増大させることなく、実質的
に高速に駆動することが可能になる。なお、この例では
、ダイナミックメモリの中間電圧に本発明を適用した例
について説明したが、適用範囲はこれに限るものではな
く、同種のブロックで構成され、動作時はその内の一部
か活性化されるような集積回路一般に適用することかで
きる。Therefore, even if the same circuit is used for 76 and 77, the intermediate voltage of the selected block MBO will operate 15 times faster than the intermediate voltage of non-selected blocks. From the point of view of circuit performance, the response speed of unselected memory blocks is closely related to the performance of the memory, so the performance of the entire memory can be improved with almost no increase in transient current. FIG. 6(b) shows the change in intermediate voltage over time when the power supply voltage fluctuates during memory operation. That is, the voltage vC between time 10 and L2
Suppose that C has decreased. Furthermore, between time tO and Ll and after time t3, memory block MBO is
It is assumed that memory block MBI is selected between 1 and L3. Between time [0 and 1.1], block MBI is not selected, so intermediate voltage V(69) responds slowly, whereas block MBO is selected, so intermediate voltage V(69) responds slowly. 68) follows at high speed. When block MBI is selected and block MBO is switched to non-selection at time tl, V(69) quickly changes toward the voltage to be set. As described above, according to this embodiment, it is possible to drive a large capacity load such as an intermediate voltage of a dynamic memory at substantially high speed without substantially increasing the transient current. Although this example describes an example in which the present invention is applied to the intermediate voltage of a dynamic memory, the scope of application is not limited to this. It can be applied to integrated circuits in general.

以」−１各失施例によって本発明の詳細な説Ｔ１１Ｊ　
したが、不発１９」の適用範囲はこれらに限定されるも
のではない。例えば、ここではＣＭＯＳトランジスタに
よりＬＳＩを構成する場合を主に説明したが、バイポー
ラトランジスタを用いたＬＳ　Ｉ、接合型ＦＥＴを用い
たＬＳ、１．ＣＭＯ３）ランジスタとバイポーラトラン
ジスタを組合せたＢ　ｉ　ＣＭＯ８ＩのＬＳＩ、さらに
はシリコン以外の材料、例えばガリウム砒素などの基板
に素子を形成したＬＳＩなどでも、そのまま適用できる
。-1 Detailed explanation of the present invention with examples T11J
However, the scope of application of "Unexploded 19" is not limited to these. For example, although the case where the LSI is constructed using CMOS transistors has been mainly described here, the LSI using bipolar transistors, the LS using junction FETs, 1. B i CMO8I LSIs that combine CMO3) transistors and bipolar transistors, and even LSIs in which elements are formed on a substrate made of materials other than silicon, such as gallium arsenide, can be applied as is.

また本実施例では電流増幅回路としてカレントミラー回
路を用いたが、他の電流増幅回路を用いることもできる
。Furthermore, although a current mirror circuit is used as the current amplification circuit in this embodiment, other current amplification circuits may also be used.

［発明の効果］ 以上述べた本発明によれば、超高集積のＬＳＩにおいて
、高い電圧精度で大きな負荷容量を高速に駆動する回路
構成、あるいは、大きな過渡電流を流すことなく、大き
な負荷容量を高速に駆動する回路方式を提供できる。[Effects of the Invention] According to the present invention described above, in an ultra-highly integrated LSI, it is possible to create a circuit configuration that drives a large load capacity at high speed with high voltage accuracy, or to drive a large load capacity without flowing a large transient current. A circuit system that drives at high speed can be provided.

例えば、従来回路ではトランジスタのしきい埴電圧差が
０．２Ｖあると出力電圧が０．７５Ｖに対して約１３％
変動するような場合に、本発明によれば約１％に抑制さ
れるというように電圧精度が一桁以上向上し、また、電
源投入後の出力電圧の立」ニリ侍間が従来回路に対して
約−桁以上改首されるように高速応答性が得られる。For example, in a conventional circuit, if the transistor threshold voltage difference is 0.2V, the output voltage will be approximately 13% of 0.75V.
According to the present invention, when the voltage fluctuates, the voltage accuracy is suppressed to approximately 1%, which improves the voltage accuracy by more than an order of magnitude. High-speed response can be obtained by renaming the number by more than about -0 digits.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）は本発明の基本概念を説明する実施例、第
１図（ｂ）はその過渡時の動作を説明する図、第２図は
ＤＲＡＭ用中間電圧発生回路の従来例、第３図（ａ）は
本発明をＤＲＡＭの中間電圧発生回路に適用した具体的
実施例、第３図（ｂ）および第３図（ｃ）は本発明の詳
細な説明する図、第４図（ａ）は本発明の他の基本概念
を説明する実施例、第４図（ｂ）はその動作を説明する
図、第５図（ａ）はそれをＤＲＡＭの中間電圧発生回路
に適用した具体的実施例、第５図（ｂ）はその４７ ４８− 効果を説明する図、第６図（ａ）は本発明の他の基本概
念をＤＲＡＭの中間電圧駆動方式に適用した具体的実施
例を説１！ｌ」する図、第６図（ｂ）はメモリ動作の間
に電源電圧が変動した場合の同図（ａ）の実施例の中間
電圧変化を説明する図である。 ７６．７７・・・中間電圧発生回路（駆動回路）、ＭＡ
Ｏ・・・メモリセルアレー ＭＣＯ・・・信号増幅および人出ツノ制御回路群、ＳＡ
Ｏ〜ＳＡｊ・・・検知増幅回路（センスアンプ）、Ｉ０
０〜ＩＯｊ・・・入出力ゲート、 ６７・・・入出力回路 符号の説明 １．３Ｉ、４０・・・第一のコンプリメンタリ・プッシ
ュプル回路、 ２．３２・・・カレントミラー型プッシュプル増幅回路
、 ３．３３・・・第二のコンプリメンタリ・プッシュプル
回路、 ３０．５０・・・基準電圧発生回路、 ４１．５２・・・トライステート・バッファ、ＡＭＰＩ
、ＡＭＰ２・・・差動型増幅回路、ＭＢＯ〜ＭＢｉ・・
・メモリ・ブロック、６０〜６２・・・ワード線選択回
路、 ７１〜７３・・・スイッチ、FIG. 1(a) is an embodiment for explaining the basic concept of the present invention, FIG. 1(b) is a diagram for explaining its transient operation, FIG. 2 is a conventional example of an intermediate voltage generation circuit for DRAM, and FIG. FIG. 3(a) shows a specific example in which the present invention is applied to an intermediate voltage generation circuit of a DRAM, FIG. 3(b) and FIG. 3(c) show a detailed explanation of the present invention, and FIG. 4(b) is a diagram illustrating its operation, and FIG. 5(a) is a concrete example in which the same is applied to an intermediate voltage generation circuit of a DRAM. Embodiment FIG. 5(b) is a diagram for explaining the 47 48- effect, and FIG. 6(a) is a diagram illustrating a specific embodiment in which another basic concept of the present invention is applied to an intermediate voltage drive system of DRAM. 1! FIG. 6(b) is a diagram illustrating changes in the intermediate voltage of the embodiment shown in FIG. 6(a) when the power supply voltage fluctuates during memory operation. 76.77...Intermediate voltage generation circuit (drive circuit), MA
O...Memory cell array MCO...Signal amplification and turnout control circuit group, SA
O~SAj...Detection amplifier circuit (sense amplifier), I0
0~IOj...Input/output gate, 67...Input/output circuit code explanation 1.3I, 40...First complementary push-pull circuit, 2.32...Current mirror type push-pull amplifier circuit , 3.33... Second complementary push-pull circuit, 30.50... Reference voltage generation circuit, 41.52... Tri-state buffer, AMPI
, AMP2...differential amplifier circuit, MBO~MBi...
・Memory block, 60-62...word line selection circuit, 71-73...switch,

Claims (1)

【特許請求の範囲】 １、電圧端子間に接続したトランジスタを介して端子間
電圧を分圧して出力する分圧回路と、該トランジスタの
ゲートにバイアス電圧を印加するバイアス回路とを含む
コンプリメンタリ・プッシュプル回路を有して、電源電
圧をその中間電圧に変換して負荷に出力する半導体装置
において、上記中間電圧に等しい基準電圧の入力と、同
一負荷に対して出力を並列接続する少なくとも二つの第
一および第二のコンプリメンタリ・プッシュプル回路と
、基準電流を増幅して出力するプッシュプル電流増幅回
路とを備え、第一のコンプリメンタリ・プッシュプル回
路は、そのバイアス回路に、上記基準電圧の入力と該入
力に付加するバイアス電圧源を備えるとともに、該プッ
シュプル回路の分圧回路は上記電流増幅回路の一基準電
流回路を形成し、かつ該電流増幅回路の出力端を上記第
二のコンプリメンタリ・プッシュプル回路のバイアス回
路に接続することを特徴とする半導体装置。 ２、上記第一および第二のコンプリメンタリ・プッシュ
プル回路のバイアス電圧は、該電圧を印加する該プッシ
ュプル回路のトランジスタのゲートしきい値電圧にほぼ
等しい電圧であることを特徴とする請求項１記載の半導
体装置。 ３、上記電流増幅回路はカレントミラー型のプッシュプ
ル増幅回路であることを特徴とする請求項１あるいは請
求項２記載の半導体装置。 ４、上記第一および第二のコンプリメンタリ・プッシュ
プル回路を電界効果トランジスタにより構成することを
特徴とする請求項１乃至請求項３の何れかに記載の半導
体装置。 ５、電圧端子間に接続したトランジスタを介して端子間
電圧を分圧して出力する分圧回路と、該トランジスタの
ゲートにバイアス電圧を印加するバイアス回路とを含む
コンプリメンタリ・プッシュプル回路を有して、電源電
圧をその中間電圧に変換して負荷に出力する半導体装置
において、上記中間電圧に等しい基準電圧の入力と、同
一負荷に対して出力を並列接続する少なくとも二つの第
一および第二のコンプリメンタリ・プッシュプル回路お
よびトライステート駆動回路と、基準電流を増幅して出
力するプッシュプル電流増幅回路とを備え、第一のコン
プリメンタリ・プッシュプル回路は、そのバイアス回路
に、上記基準電圧の入力と該入力に付加するバイアス電
圧源を備えるとともに、該プッシュプル回路の分圧回路
は上記電流増幅回路の基準電流回路を形成し、かつ該電
流増幅回路の出力端を上記第二のコンプリメンタリ・プ
ッシュプル回路のバイアス回路に接続すること、さらに
上記トライステート駆動回路は、上記入力の電圧よりも
低い第一の判定電圧と上記入力の電圧よりも高い第二の
判定電圧とを備え、出力電圧が第一の判定電圧よりも低
いときには出力を充電し、出力電圧が第二の判定電圧よ
りも高いときには出力を放電する手段を備えることを特
徴とする半導体装置。 ６、上記第一および第二のコンプリメンタリ・プッシュ
プル回路のバイアス電圧は、該電圧を印加する該プッシ
ュプル回路のトランジスタのゲートしきい値電圧にほぼ
等しい電圧であることを特徴とする請求項５記載の半導
体装置。 ７、上記電流増幅回路はカレントミラー型のプッシュプ
ル増幅回路であることを特徴とする請求項５あるいは請
求項６記載の半導体装置。 ８、上記第一および第二のコンプリメンタリ・プッシュ
プル回路を電界効果トランジスタにより構成することを
特徴とする請求項５乃至請求項７の何れかに記載の半導
体装置。 ９、上記の入力および出力の電圧は電源電圧の二分の一
であることを特徴とする請求項１乃至請求項８の何れか
に記載の半導体装置。 １０、複数の同種のブロックを少なくとも含み、動作時
においては、ブロック選択信号によって選択した一つま
たは複数のブロックを動作状態にする集積回路（ＬＳＩ
）と、ブロックを負荷として電圧供給し駆動する手段を
有する半導体装置において、ブロックを駆動する上記駆
動手段として、第一および第二の駆動回路と、各ブロッ
ク毎に設けられ動作状態にあるブロックを第一の駆動回
路に、非動作状態にあるブロックを第二の駆動回路に、
それぞれ接続する切換手段とを備えることを特徴とする
半導体装置。 １１、上記集積回路がダイナミックメモリであることを
特徴とする請求項１０記載の半導体装置。 １２、上記ブロックはメモリセルアレーを少なくとも含
み、かつ上記負荷としてはメモリセル蓄積容量の対向電
極およびメモリセルから信号検知回路に信号を伝達する
データ線のプリチャージ電圧供給線とを少なくとも含む
ことを特徴とする請求項１１に記載の半導体装置。 １３、上記駆動回路は電源電圧の二分の一の電圧を発生
する手段であることを特徴とする請求項１２に記載の半
導体装置。 １４、上記駆動回路が請求項１乃至請求項９の何れかに
記載の装置であることを特徴とする請求項１３記載の半
導体装置。[Claims] 1. Complementary push including a voltage divider circuit that divides and outputs the voltage between terminals via a transistor connected between the voltage terminals, and a bias circuit that applies a bias voltage to the gate of the transistor. In a semiconductor device that has a pull circuit and converts a power supply voltage into an intermediate voltage and outputs it to a load, an input of a reference voltage equal to the intermediate voltage and at least two outputs connected in parallel to the same load are provided. The first complementary push-pull circuit includes first and second complementary push-pull circuits, and a push-pull current amplification circuit that amplifies and outputs a reference current, and the first complementary push-pull circuit has a bias circuit that receives the input of the reference voltage and a push-pull current amplifier circuit that amplifies and outputs the reference current. In addition to providing a bias voltage source to be added to the input, the voltage divider circuit of the push-pull circuit forms one reference current circuit of the current amplifier circuit, and the output terminal of the current amplifier circuit is connected to the second complementary push circuit. A semiconductor device characterized in that it is connected to a bias circuit of a pull circuit. 2. The bias voltage of the first and second complementary push-pull circuits is a voltage approximately equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied. The semiconductor device described. 3. The semiconductor device according to claim 1 or 2, wherein the current amplification circuit is a current mirror type push-pull amplification circuit. 4. The semiconductor device according to claim 1, wherein the first and second complementary push-pull circuits are constituted by field effect transistors. 5. It has a complementary push-pull circuit including a voltage dividing circuit that divides and outputs the voltage between the terminals via a transistor connected between the voltage terminals, and a bias circuit that applies a bias voltage to the gate of the transistor. , in a semiconductor device that converts a power supply voltage into an intermediate voltage and outputs it to a load, an input of a reference voltage equal to the intermediate voltage and at least two first and second complementary circuits whose outputs are connected in parallel to the same load;・Equipped with a push-pull circuit, a tri-state drive circuit, and a push-pull current amplification circuit that amplifies and outputs a reference current, the first complementary push-pull circuit has its bias circuit input with the reference voltage and the corresponding one. In addition to providing a bias voltage source to be added to the input, the voltage divider circuit of the push-pull circuit forms a reference current circuit of the current amplification circuit, and the output end of the current amplification circuit is connected to the second complementary push-pull circuit. Further, the tri-state drive circuit includes a first determination voltage lower than the voltage of the input and a second determination voltage higher than the voltage of the input, and the output voltage is connected to the first determination voltage. A semiconductor device comprising means for charging an output when the output voltage is lower than a second determination voltage, and discharging the output when the output voltage is higher than a second determination voltage. 6. The bias voltage of the first and second complementary push-pull circuits is a voltage substantially equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied. The semiconductor device described. 7. The semiconductor device according to claim 5 or 6, wherein the current amplification circuit is a current mirror type push-pull amplification circuit. 8. The semiconductor device according to claim 5, wherein the first and second complementary push-pull circuits are constructed of field effect transistors. 9. The semiconductor device according to claim 1, wherein the input and output voltages are one-half of the power supply voltage. 10. An integrated circuit (LSI) that includes at least a plurality of blocks of the same type and that, during operation, puts one or more blocks selected by a block selection signal into an operating state.
), and a semiconductor device having a means for supplying voltage to drive the block as a load, the drive means for driving the block includes first and second drive circuits, and a block provided for each block and in an operating state. a first drive circuit, an inactive block to a second drive circuit;
1. A semiconductor device comprising: switching means for connecting the respective semiconductor devices. 11. The semiconductor device according to claim 10, wherein the integrated circuit is a dynamic memory. 12. The block includes at least a memory cell array, and the load includes at least a counter electrode of a memory cell storage capacitor and a precharge voltage supply line of a data line that transmits a signal from the memory cell to the signal detection circuit. The semiconductor device according to claim 11. 13. The semiconductor device according to claim 12, wherein the drive circuit is means for generating a voltage that is one-half of a power supply voltage. 14. The semiconductor device according to claim 13, wherein the drive circuit is the device according to any one of claims 1 to 9.