KR100245919B1 - 저전원전압으로 동작하는 반도체장치 - Google Patents

저전원전압으로 동작하는 반도체장치 Download PDF

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이소다마사노리
야마사키에이지
나카고메요시노부
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
스즈키 진이치로
히다치초엘에스아이 엔지니어링가부시키가이샤
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Abstract

반도체장치에 관한 것으로서, 저전압에서도 고속으로 동작하는 초고집적도의 메모리의 입출력제어회로 방식을 제공하기 위해, 전압신호를 전압/전류변환수단에 의해 검출해서 전류변환하여 신호전송하고 전송된 전류신호를 전류/전압변환수단에 의해 전압신호로서 증폭하는 회로를 갖는 구성으로 하였다.
이와 같이 하는 것에 의해, 워드선용 구동 트랜지스터가 로우 게이트전압레벨에서 동작하므로 전원전압이 감소하더라도 워드 드라이버로서 안정하게 동작한다는 등의 효과가 얻어진다.

Description

저전원전압으로 동작하는 반도체장치{SEMICONDUCTOR DEVICE OPERATING WITH LOW SUPPLY VOLTAGE}
본 발명은 반도체장치에 관한 것으로서, 특히 미세소자로 구성되고 전지동작이 가능하고 고속이며 또한 저전압 동작이 가능한 고집적도의 반도체장치에 관한 것이다.
LSI(Large Scale Integration)의 집적도는 그의 구성소자로서의 MOS 트랜지스터를 미세화하는 것에 의해 향상된다. 소자의 치수가 0. 5미크론 이하인 소위 딥서브미크론(deep sub-micron)치수를 갖는 LSI에서는 LSI의 전력소비의 증대와 소자의 내압의 저하가 문제로 된다. 이와 같은 문제에 대처하기 위해서는 소자가 미세화됨에 따라서 소자의 동작전원전압을 저하시키는 것이 유효한 수단이라고 고려된다. 현재의 LSI의 전원전압으로서 주로 5V가 사용되므로, 미세한 소자로 LSI를 구성하는 수단으로서 LSI칩상에 외부 전원전압을 내부 전원전압으로 변환하는 전압강하 변환회로를 탑재하는 기술이 IEEE, Journal of Solid-State Circuits, Vol. 21, No. 5, pp. 605-610(1986년 10월 발행)에 기재되어 있다. 이 경우, 외부 및 내부 전원전압은 각각 5V 및 3. 5V이다. 이와 같이, LSI내에서 특히 최고집적도의 DRAM내에서도 전력소비가 문제시되고 있다. 이러한 경향에 따라서 LSI의 외부 전원전압을 저하시키고자 하는 움직임도 있다. 예를 들면, 0. 3미크론의 가공기술을 사용하는 64M비트 DRAM에서는 외부 전원전압이 약 3. 3V로 저하되게 된다. 또, LSI의 집적도의 향상에 따라서 외부 전원전압도 더욱 저하될 가능성이 있다.
근래, 휴대용 전자기기가 널리 사용되고 있는 것에 따라서 전지나 전지에 의한 정보를 기억할 수 있는 저전압-저소비전력의 LSI에 대한 요구가 높아져 가고 있다. 이와 같은 용도에 대해서는 최소전압 1∼1. 5V로 동작하는 LSI가 요구된다. 특히, 다이나믹 메모리의 경우, 그의 집적도는 이미 메가비트급에 도달하고 있다. 또한, 종래부터 자기디스크장치만을 사용해야 했던 대용량 기억장치의 분야에서도 다이나믹 메모리를 사용하고자 하는 움직임이 있다. 그를 의해서는 전원을 차단하더라도 데이타가 소실되지 않도록 전지에 의해 다이나믹 메모리를 백업할 필요가 있다. 일반적으로, 백업기간은 몇주∼몇년을 필요로 한다. 따라서, 메모리의 전력소비를 최소로 할 필요가 있다. 저전력화를 달성하기 위해서는 동작전압을 저감시키는 것이 유효하다. 동작전압을 약 1. 5V로 저감하면, 백업용전원에 대해서는 1개의 건전지로 충분하다. 또, 저렴하고 전원의 점유면적도 적어진다.
인버터와 각종 디지탈 논리회로만으로 구성되는 CMOS(상보성 MOS) LSI 예를 들면 프로세서에서는 MOS 트랜지스터의 치수와 게이트 임계값전압을 적절히 선택하면, 전원전압을 약 1. 5V로 저하시키더라도 큰 성능저하를 초래하는 일은 없다. 그러나, 외부 전원전압과 그의 중간전압을 동작에 사용하는 LSI에서는 명백한 성능저하를 초래하고 있다. 이러한 LSI의 대표적인 것이 DRAM이다.
DRAM을 저전압으로 동작시킨 경우의 주로 종래 사용되고 있던 것에서는 고속동작 및 안정동작의 점에서 다음의 3개의 부분에서 문제가 발생한다.
즉, [1] 메모리셀에서 미소한 신호를 리드하는 입/출력(I/O)제어회로, [2] 신호를 전달하기 위해 워드선 구동용에 필요한 고전압을 발생하는 회로, [3] 중간전압 발생회로의 3가지이다.
이들 종래기술의 회로에 따라서 순차 설명한다. [1]에 대해서는 LSI의 고집적화, 대규모화에 따라서 신호배선상의 기생용량도 증대한다. 따라서, LSI의 동작속도가 저하한다. 다이나믹메모리의 경우에는 각 메모리셀에서 데이타선으로 리드되는 미소한 신호를 센스앰프를 사용해서 증폭하는 속도 및 선택된 데이타선에서 정보를 리드하는 입출력제어선(input/output signal line)(공통 I/O선)의 동작속도가 전체 메모리의 동작속도의 큰 비율을 차지하고 있으며, 이들을 고속화하는 기술이 메모리의 성능을 향상시키기 위해 불가결하다. 종래의 입출력제어회로로서는 예를 들면 IEEE, Journal of Solid-State Circuits, Vol. SC-22, No. 5, pp. 663-667 (1987년 10월 발행)에 기재되어 있는 것이 있다. 이 중에서도 2개의 MISFET(Metal Insulator Semiconductor Field Effect Transistors)의 게이트전극에 선택신호를 인가하는 것에 의해 1쌍의 공통I/O선과 1쌍의 데이타선의 접속을 제어하는 방식이 기재되어 있다. 그러나, 이 방식은 저전압하에서 신호의 전달지연이 크게 된다는 문제점이 있었다.
[2]에 대해서는 도 9에 그의 종래예를 도시한다. 이것은 DRAM의 메모리 셀어레이(MA)와 워드 드라이버(WD)에 관련된 회로를 도시한 것이다. 도 10은 몇개의 회로소자의 파형을 도시한 도면이다. 이 회로는 예를 들면, IEEE, Journal of Solid-State Circuits, Vol. SC-21, No. 3, pp. 381-389(1986년 6월 발행)에 기재되어 있다. 이 방식에 의하면 저전원전압이 사용될 때에는 워드선에 고전압이 인가되지 않는다.
[3]에 대해서는 예를 들면 IEEE, Journal of Solid-State Circuits, Vol. 21, No. 5, pp. 643-647(1986년 10월 발행)에 기재되어 있다. 그러나, 여기에 기재된 기술은 저전원전압이 사용될 때에는 구동능력이 크게 저하된다는 문제점이 있었다.
본 발명에 따른 반도체기억장치에 관련된 저전압동작 반도체장치에 대한 선출원으로서는 1989년 6월 14일에 출원된 미국출원 No. 366, 869가 있다.
이상의 종래기술에 대해 본 발명이 해결하고자 하는 문제점은 다음과 같다.
먼저, [1]의 종래기술에 대해 해결할 문제점은 다음과 같다. 도 2a 및 도 2c는 종래의 방식을 도시한 도면이다. 도 2a 및 도 2c의 상세한 설명에 대해서는 다음에 기술한다. 이 방식에 따르면, I/O제어회로를 필요한 최소수의 트랜지스터로 구성할 수 있으므로, 메모리의 전체면적을 저감하는데는 유효하다. 그러나, 메모리는 다음과 같은 문제점이 있다.
[a] 데이타선(D0,) 사이의 전압차가 충분히 확립되기 전에 I/O제어용 MISFET(T50, T51)이 도통상태로 되면, 센스앰프SA0의 동작이 저해되어 오동작을 일으킨다.
[b] 상기 이유에 의해, 센스앰프가 동작하고나서 부터 선택신호Y1을 투입해서 상기 MISFET가 도통상태로 될 때까지 시간지연(타이밍마진)을 설정할 필요가 있다. 그 때문에, 동작속도가 저하된다(도 2c).
[3] 이와 같은 오동작을 방지하기 위해, 상기 MISFET의 채널콘덕턴스(또는 드레인-소스간 도전율)와 센스앰프를 구성하는 MISFET의 채널콘덕턴스의 비에는 설계상의 제약이 발생한다. 일반적으로, 전자를 후자보다 작게 할 필요가 있다. 이 때, 공통I/O선(IO0,)의 구동능력을 크게 취하는 것이 곤란하다. 따라서, 동작속도가 더욱 저하된다.
[d] 주로 상기 [c]의 이유에 의해, 1개의 공통I/O선쌍과 이 공통I/O선쌍에 접속되는 여러개의 데이타선 사이에서 병렬로 데이타를 리드 또는 라이트하는 것이 곤란하다. 따라서, 다중 I/O게이트를 선택하는 것에 의해 병렬테스트 방법을 종래의 방식에 적용할 수 없다.
이들 이유에 의해, 저전압에서도 고속으로 동작하고 고속의 병렬테스트능력을 갖는 고집적 메모리에 적합한 회로방식을 제공할 수 없었다.
도 9 및 도 10은 상기 [2]의 종래예를 도시한 도면이다. 도 10에 도시한 바와 같이 노드N2의 전압은 VL-VT+α(VL-2VT)/(1-α)로 된다. 워드선의 전압은 (VL-2VT)/(1-α)로 되고, 여기서 VL은 전원전압, VT는 트랜지스터의 임계값, α는 QD의 게이트용량과 노드N2의 전체용량의 비(즉, QD의 게이트용량과 노드N2의 기생용량의 합계)이다.
여기서, VL이 1. 1V인 경우를 가정한다. α=0. 9, VT=0. 5V로 하면, 상기 식에서 N2의 전압은 1. 5V로 된다. 따라서, 워드선의 전압은 1. 0V까지만 상승한다. 통상, 메모리셀의 스위칭 트랜지스터QS의 임계값은 주변회로의 임계값보다 높은 0. 5V이상이므로 메모리셀에 저장되는 전하량은 최대값(CS×1. 1)의 1/2이하인 (CS×0. 5)로 된다. 따라서, 소프트에러에 대한 내성, 센스앰프의 S/N비가 크게 저하된다. 이것에 의해 저장된 데이타의 파괴가 발생하기 쉽게 된다.
이상과 같이 DRAM을 종래 기술을 사용하여 전지에 의해 동작시키고자 한 경우, 전지의 기전력이 MOS 트랜지스터의 임계값전압VT의 거의 2배인 값으로 저하하면, 워드 드라이버가 동작불량을 일으킨다. 따라서, 메모리셀로의 라이트전압이 저하하여 데이타의 파괴가 발생하기 쉽게 된다. 따라서, 이 문제점을 해결할 필요가 있었다.
[3]에 대해서는 도 22에 그의 종래예를 도시한다. 종래 방식은 상보형 푸시풀회로의 1단을 사용하여 중간전압을 발생시키고 있었다. 그러나, LSI의 고집적화에 의해 부하용량이 증가한다. 따라서, 구동능력이 불충분하여 응답속도가 저하한다. 또, 전압설정정밀도가 저하해서 S/N비가 저하되므로 동작전압을 저하시켰을 때 VT변동이 일정하게 되지 않는다.
본 발명에서는 데이타선에서 데이타를 리드/라이트하는 입출력(I/O)제어회로를 메모리어레이의 좌우에 교대로 배치하였다. 또, 공통I/O선과 데이타선 사이의 전달임피던스를 정보가 리드되거나 라이트되는 지에 따라서 변화시키는 회로구성으로 하였다. 또, 리드(RO)선의 신호를 검지하는 센스회로로서 I/O게이트와는 상보 도전형의 구동 MISFET에 의한 전류전압 변환수단을 마련하였다. 따라서, 입출력제어회로는 데이타선의 피치의 2배의 피치로 배치된다. 종래에 비해 칩면적을 크게 하는 일 없이 입출력회로구성을 취할 수 있다. 또한, 입출력회로의 동작마진이 매우 향상되므로 저전압에서도 고속으로 입출력회로를 동작시킬 수 있다.
상보형 푸시풀회로와 전류미러 증폭회로를 포함하는 회로방식은 게이트 임계값전압을 낮게 할 수 있는 전계효과 트랜지스터로 구성된다. 또, 출력을 귀환시키는 것에 의해 중간전압 발생회로의 구동능력의 변동을 저전원전압으로 작게 할 수 있다. 중간전압 발생회로는 높은 구동능력을 가지므로, 고속으로 부하용량을 충전 및 방전시킬 수 있다.
워드 드라이버의 전원으로서 본 발명의 전압변환수단의 출력을 사용하는 것에 의해, 워드선전압으로서 데이타선 전압보다 메모리셀어레이의 스위칭 트랜지스터의 임계값전압분 이상의 전압을 인가할 수 있다. 따라서, 전원전압이 약 1V로 저하되더라도 메모리동작이 안정하게 된다.
본 발명의 목적은 저전압에서도 고속으로 동작하는 초고집적도의 메모리의 입출력제어회로 방식을 제공하는 것이다.
본 발명의 다른 목적은 저전압에서도 안정하게 동작하는 초고집적도의 메모리의 입출력제어회로 방식을 제공하는 것이다.
본 발명의 또 다른 목적은 데이타파괴를 방지하는 충분히 높은 워드선전압을 발생하는 수단을 제공하는 것이다.
본 발명의 또 다른 목적은 큰 부하용량에서도 출력전압변동이 적은 중간전압 발생수단을 제공하는 것이다.
도 1a∼도 1g는 본 발명의 제1 실시예를 도시한 도면,
도 2a∼도 2e는 본 발명의 효과를 설명하는 도면,
도 3은 도 1a∼도 1g의 제1 실시예의 효과를 향상시킨 실시예를 도시한 도면,
도 4는 여러개의 메모리 어레이를 마련한 실시예를 도시한 도면,
도 5a∼도 5f는 병렬테스트의 실시예를 도시한 도면,
도 6은 메모리셀에 임의의 라이트전압을 라이트하는 실시예를 도시한 도면,
도 7은 본 발명의 실시예를 도시한 도면,
도 8은 상기 실시예의 동작을 나타내는 타이밍도,
도 9는 종래기술과 그의 타이밍도를 도시한 도면,
도 10은 종래기술과 그의 타이밍도를 도시한 도면,
도 11은 본 발명의 실시예를 도시한 도면,
도 12는 상기 실시예의 동작을 나타내는 타이밍도,
도 13은 본 발명의 실시예를 도시한 도면,
도 14는 본 발명의 실시예를 도시한 도면,
도 15는 본 발명의 실시예를 도시한 도면,
도 16은 본 발명의 실시예를 도시한 도면,
도 17은 상기 실시예의 동작을 나타내는 타이밍도,
도 18은 본 발명의 실시예를 도시한 도면,
도 19는 본 발명의 실시예를 도시한 도면,
도 20은 도 11의 실시예의 효과를 설명하는 도면,
도 21a는 본 발명의 중간전압 발생회로의 기본개념을 설명하는 실시예를 도시한 도면,
도 21b는 도 21a의 발생회로의 과도동작을 설명하는 도면,
도 22는 DRAM용의 종래의 중간전압 발생회로를 도시한 도면,
도 23a는 본 발명의 중간전압 발생회로를 사용하는 DRAM의 구체적인 실시예를 도시한 도면,
도 23b 및 도 23c는 본 발명의 중간전압 발생회로의 효과를 설명하는 도면,
도 24a는 본 발명의 중간전압 발생회로의 다른 기본개념을 설명하는 실시예를 도시한 도면,
도 24b는 도 24a의 중간전압 발생회로의 동작을 설명하는 도면,
도 25a는 DRAM의 중간전압 발생회로의 실시예를 도시한 도면,
도 25b는 도 25a의 실시예의 효과를 설명하는 도면,
도 26a는 본 발명의 다른 기본개념을 적용한 DRAM의 중간전압 발생수단의 실시예를 도시한 도면,
도 26b는 메모리동작시에 전원전압이 변동한 경우에 발생하는 도 26a의 실시예의 중간전압의 변화를 도시한 도면.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
이하, 본 발명의 실시예를 도면에 따라서 설명한다.
다음의 설명에서는 본 발명이 다이나믹 메모리(DRAM)에 적용된 예에 대해서 설명한다. 그러나, 본 발명은 스테이틱 메모리(SRAM) 및 ROM(Read Only Memory)에도 마찬가지로 적용할 수 있다. 또한, 바이폴라 소자를 사용한 메모리 소위 바이폴라소자와 MISFET를 조합한 Bi CMOS형 메모리와 실리콘 이외의 반도체재료를 사용한 메모리에도 마찬가지로 적용할 수 있다.
도 1a는 본 발명의 메모리회로의 1실시예를 도시한 도면이다. 도 1a에 있어서, MA는 하나의 MISFET와 하나의 축적용량으로 이루어지는 각각의 메모리셀의 2차원의 메모리셀 어레이, CKT0, CKT1은 메모리셀신호를 검지하고 리드/라이트선을 거쳐서 정보를 외부장치로 전송하는 입출력제어회로, D0및, D1및는 메모리셀과 상기 입출력제어회로 사이에서 신호를 전송하는 데이타선쌍, WD는 구동신호를 워드선으로 인가하도록 메모리셀 어레이내의 로우 어드레스를 지정하는 워드선 드라이버, W0∼Wm은 워드선, YD는 메모리셀 어레이내의 컬럼 어드레스를 지정하는 Y(컬럼)디코더, Y1은 컬럼선택신호선을 각각 나타낸다. 입출력제어회로에 있어서, SA0, SA1은 데이타선의 미소 신호전압을 검지하는 센스앰프, CSN0및 CSP0, CSN1및 CSP1은 각각 센스앰프SA0, SA1의 구동신호선, CD0, CD1은 대응하는 센스앰프의 구동신호 발생회로, PR0, PR1은 비동작시에 대응하는 데이타선쌍을 단락하고 센스앰프의 동작에 적당한 전압을 설정하는 프리차지회로, RG0, RG1은 대응하는 메모리어레이의 외부로 데이타선쌍에 나타나는 신호(전압차)를 리드하는 리드게이트, T1∼T4는 리드게이트를 구성하는 N채널 MISFET, WG0, WG1은 외부정보에 따라서 대응하는 데이타선을 구동하는 라이트게이트, T5∼T8은 라이트게이트를 구성하는 N채널 MISFET, RO0,, RO1,은 리드선, WI0,, WI1,는 라이트선, RCS0,, RCS1,는 리드제어선, WR0,, WR1,는 라이트제어선, SWR0, SWR1은 공통리드선CRO,과 리드선을 접속 또는 비접속하는 스위칭회로, SWW0, SWW1은 공통라이트선CW1,와 라이트선을 접속하는 스위칭회로, SEL0, SEL1은 좌우 스위치중의 어느 하나를 선택하는 신호, AMP는 CRO,상에 나타나는 신호를 검지하고 증폭하는 센스앰프, DOB는 출력버퍼, DIB는 입력버퍼를 각각 나타낸다. 이 실시예에서는 입출력제어회로CKT0, CKT1이 대응하는 데이타선쌍에 대해서 메모리셀 어레이의 좌우에 교대로 배치되어 있다. 입출력제어회로의 I/O선은 리드(RO)선과 라이트(WI)선으로 분리된다. 이들 소자의 구체적인 구조 및 효과를 다음에 기술한다.
도 1b는 리드 게이트 및 라이트 게이트의 배치를 도시한 도면이다. 일반적으로 메모리의 고집적화가 진행함에 따라서 입출력제어회로Ci를 데이타선 피치로 배치하는 것이 한층 곤란하게 된다. 그러나, 이 실시예에서와 같이 메모리셀 어레이의 좌우에 입출력제어회로를 교대로 배치하는 것에 의해, 입출력제어회로의 배치피치는 데이타선쌍의 피치의 2배 또는 2dy로 된다. 따라서, 입출력회로의 배치를 칩면적의 증대없이 달성할 수 있다. 고집적 메모리에서는 예를 들면 IEEE, Journal of Solid-State Circuits, Vol. 23, No. 5, pp. 1113-1119(1988년 10월 발행)에 기재되어 있는 바와 같이, 인접하는 데이타선간의 용량결합에 의해 신호대잡음비가 크게 저하한다는 문제점이 있다. 메모리셀 어레이에 발생된 용량결합 노이즈는 데이타선을 메모리셀 어레이내에서 서로 교차시키는 것에 의해 저감시키는 것이 알려져 있다. 그러나, 입출력제어회로내에 인접하는 데이타선 간의 용량결합이 장소에 따라 변화되므로, 노이즈를 충분히 저감할 수 없다. 본 실시예에서는 입출력제어회로의 데이타선쌍 사이에 종래의 메모리에 비해 데이타선 간의 용량결합 노이즈를 크게 저감하는 차폐용의 도체(후술)를 마련한다. 도 1b에 도시한 입출력제어회로의 배치에 있어서는 데이타선쌍과 함께 형성된 신호선과 데이타선쌍 사이에 신호선을 배치하고 있다. 본 실시예에서는 예를 들면 리드게이트RGi의 데이타선과 교차하도록 배치된 리드선RO0,및 리드제어선RCS0,가 데이타선과 평행하게 되도록 데이타선과 함께 형성된 도체에 스루홀을 거쳐서 접속되어 있다. 이와 같이 하는 것에 의해, 인접하는 데이타선간의 기생용량이 저감되고 결합노이즈가 최소로 억제되므로 안정된 동작을 기대할 수 있다.
다음에, 리드스위치SWR0, 라이트스위치SWW0및 센스앰프AMP의 구체적인 구조에 대해서 기술한다.
도 1c는 여러개의 리드선쌍ROi,중의 하나를 공통리드선CRO,에 선택적으로 접속하는 리드스위치SWRi(i=0, 1)의 구조를 도시한 도면이다. 동시에, 선택된 메모리블럭의 리드제어선RCSi,의 전압을 제어하여 리드선으로 신호를 인출한다. 도 1c에 있어서, T10∼T17은 N채널 MISFET, INV100은 인버터, NAND1은 그의 입력이 모두 하이(High)일 때에만 로우레벨(저레벨)을 출력하는 2입력 NAND게이트이다. 메모리블럭이 선택되어 선택신호SELi가 하이이고 메모리가 리드상태에서 라이트신호가 하이일 때, MISFET T10∼T13이 도통상태로 되고, T14∼T17이 비도통상태로 된다. 따라서, 리드선ROi,는 공통리드선CRO,에 각각 접속되고, 리드제어선RCSi,는 접지된다. 이것에 의해, 예를 들면 도 1a에서의 컬럼선택신호Y1이 하이로 될 때, T3및 T4는 도통상태로 되고 데이타선쌍D0및사이의 전압차에 따라서 리드선RO0,에서 리드제어선RCS0,로 흐르는 전류 사이의 차인 신호가 얻어진다. 리드제어선RCS0,가 분리되면, 후술하는 바와 같이 메모리셀내의 결함을 조사하는 병렬테스트를 실행할 수 있다.
메모리블럭이 비선택으로 되고, 선택신호SELi가 로우레벨 또는 메모리가 라이트상태에서 라이트신호가 로우레벨로 되면, MISFET T10∼T13은 비도통으로 되고 T14∼T17은 도통으로 된다. 따라서, 리드선ROi,와 리드제어선RCSi,는 동일 전압레벨(이 경우에는 중간전압레벨 HVL)로 변화된다. 이것에 의해, 예를 들면 도 1a에서 컬럼선택신호Y1이 하이레벨(고레벨)로 되고 T3및 T4는 도통으로 되더라도 리드선ROi,에서 리드제어선RCSi,로 전류가 흐르지 않는다. 이것은 예를 들면 도 4에서 기술하는 바와 같이 1개의 컬럼선택신호선을 사용하여 여러개의 메모리블럭(선택 및 비선택블럭 포함)내의 컬럼어드레스를 선택하는 경우에 이점이 있다.
도 1d는 라이트스위치SWWi(i=0, 1)의 구조를 도시한 도면이다. 이 회로는 라이트선쌍WIi,중의 하나를 공통라이트선CWI,에 선택적으로 접속한다. 동시에 라이트목적을 위해 선택된 메모리블럭의 라이트 제어선WRi를 하이레벨로 한다. 도 1d에 있어서, T20, T23∼T26은 N채널 MISFET, T21, T22는 P채널 MISFET, INV101∼INV103은 인버터, NAND2는 2입력 NAND 게이트를 각각 나타낸다. 메모리블럭이 선택되어 선택신호SELi가 하이레벨이고 메모리가 라이트상태에서 라이트신호가 하이레벨로 되면, MISFET T20∼T23은 도통으로 되고 T24∼T26은 비도통으로 된다. 따라서, 라이트선WIi,는 공통라이트선CWI,에 접속되고 라이트제어선WRi로는 하이레벨이 출력된다. 이것에 의해, 예를 들면 도 1a에서 컬럼선택신호Y1이 하이레벨로 되면, T5및 T6이 도통된다. 데이타선쌍D0,는 라이트선쌍WI0,에 접속되어 라이트선상의 라이트정보가 데이타선에 라이트된다.
메모리블럭이 비선택으로 되고 선택신호SELi가 로우레벨 또는 메모리가 리드상태이고 라이트신호WE가 로우레벨로 되면, MISFET T20∼T23은 비도통으로 되고 T24∼T26은 도통으로 된다. 따라서, 라이트선WIi,는 동일 전압레벨(이 경우는 중간전압레벨 HVL)에 접속된다. 동시에, 라이트제어선WRi가 로우레벨로 된다. 이것에 의해, 예를 들면 도 1a에 있어서 컬럼선택신호Y1이 하이레벨로 되고 T5및 T6이 도통되더라도 데이타선과 라이트선은 도통되지 않는다. 이것은 예를 들면 도 4에서 설명하는 바와 같이 1개의 컬럼선택신호선을 사용한 여러개의 메모리블럭(선택 및 비선택블럭 포함)의 컬럼 어드레스를 선택하는 경우에 이점이 있다.
도 1e는 공통리드선CRO,에 리드된 신호를 증폭하는 센스앰프의 구조를 도시한 도면이다. 도 1e에 있어서, amp1은 공통리드선CRO,을 입력, d1,을 출력으로 하는 제1 센스앰프, amp2는 d1,을 입력, d2.를 출력으로 하는 제2 센스앰프, amp3은 d2,을 입력, d3.을 출력으로 하는 제3 센스앰프를 각각 나타내며, T42, T43은 그의 동작전에 제3 센스앰프를 초기화하는 MISFET이다. 제1 센스앰프amp1은 동일 구성의 2개의 전류전압 변환회로를 포함하고, 2개의 전류전압 변환회로는 차동증폭회로DA1, P채널 MISFET T30, N채널 MISFET T31로 이루어진다. 제2 센스앰프 amp2는 동일 구조의 2개의 차동증폭회로DA3 및 DA4를 포함한다. 제3 센스앰프 amp3은 2개의 NOR 게이트 NOR1 및 NOR2와 2개의 인버터 INV105및 INV106을 포함한다.
본 실시예의 동작을 도 1f 및 도 1g의 동작파형을 참조해서 설명한다. 여기서, 데이타선D0,에 리드된 정보를 리드하고, 외부로부터의 정보를 D0,에 라이트하는 경우의 예에 대해서 설명한다. 그러나, 마찬가지의 동작은 메모리어레이내의 모든 메모리셀에 대해 선택적으로 실행할 수 있다는 것은 명백하다. 여기서, 동작전압을 1. 5V라고 가정하고 설명한다. 그러나, 본 발명은 이것에 한정되는 것은 아니고 다른 동작전압이 마찬가지의 효과를 얻는데 사용되는 다른 경우에도 마찬가지로 적용할 수 있다.
먼저, 도 1f를 참조해서 리드동작을 설명한다. 프리차지회로PR0의 제어신호PC가 시간t0에서 하강하여 데이타선으로의 프리차지동작(예비충전동작)이 종료한다. 계속해서, 선택된 워드선W0이 시간t1에서 상승하여 메모리셀에서 데이타선d0,에 신호를 리드한다. 다음에, t3에 있어서 센스앰프 구동신호CSP가 그의 중간전압레벨에서 하이레벨로 변화되고, CSN이 그의 중간레벨에서 로우레벨로 변화되는 것에 의해 센스앰프SA0을 구동한다. 이것에 의해, 데이타선에 리드된 신호가 센스앰프에 의해 하이레벨 또는 로우레벨로 증폭된다. 이 실시예에서는 게이트RG0내의 트랜지스터T1, T2의 게이트에 데이타선이 접속되고 트랜지스터T3, T4를 거쳐서 리드선RO0,에 접속하고 있다. t1에 있어서 선택된 입출력회로CKT0의 리드제어선RCS0,은 로우로 구동된다. 이 구조에 의해 리드선에서 데이타선이 분리된다. 따라서, 데이타선이 하이, 로우레벨로 확정되기 전의 증폭도중의 t3에 있어서 컬럼선택신호선Y1이 입출력회로에 입력되어도 데이타선의 정보가 파괴되지 않는다. 따라서, 데이타선의 정보를 파괴하는 일 없이 리드선으로 데이타선의 정보를 전달할 수 있다. 따라서, 리드속도가 증가된다. 종래에 비해 리드속도를 고속화하는 이유 및 효과에 대해서 이하 상세히 설명한다. 리드선 및 공통리드선의 신호전압RO0,, CRO,사이의 전압차는 약 20㎷정도이고, 제1 센스앰프의 출력신호의 진폭(d1과사이의 전압차)은 약 200㎷정도이고, 제2 센스앰프의 출력신호의 진폭(d2와사이의 전압차)은 약 1∼1. 5V이다. 즉, 제1 센스앰프의 전압증폭율은 약 10이고, 제2 센스앰프의 전압증폭율은 약 5∼7이며, 제3 센스앰프의 전압증폭율은 약 1∼2이다. 제3 센스앰프는 출력정보를 기억하는 기능, 소위 데이타래치기능이 있다. 즉, 입력신호가 증폭된 후 다음의 입력이 수신될 때까지 입력에 대응하는 출력을 유지하도록 로우로 변환된다. 이것에 의해, 제1∼제3 앰프를 모두 항상 동작상태로 해 둘 필요가 없다. 신호가 제1∼제3 앰프에서 출력된 후, 제1 또는 제2 앰프 또는 양쪽의 앰프를 비동작상태로 해서 소비전력을 저감할 수 있다.
도 1f는 하나의 정보를 리드한 후 대응하는 컬럼을 선택하는 것에 의해 다른 정보를 리드하는 소위 스테이틱 컬럼동작을 도시한 도면으로서, 즉 컬럼선택신호Y1의 다음에 신호Y23을 상승시켜 정보를 리드하고 있다. 본 실시예에 따르면, 후술하는 바와 같이, 리드선 및 공통리드선의 전압진폭은 센스앰프에 전류입력을 공급하는 것에 의해 종래 방식의 리드선과 공통리드선의 전압진폭의 1/10인 20mV로 저감되어 있다. 이것에 의해, 리드선과 공통 리드선의 기생용량을 충전 및 방전하는 데 필요한 시간을 종래기술에 비해 약 1/10로 저감할 수 있다. 또, 새로운 어드레스의 선택에서 정보를 출력할 때까지의 지연을 크게 단축할 수 있다.
리드동작에 계속해서 라이트동작의 예를 최초의 리드동작이 도 1f와 동일한 도 1g에 따라서 설명한다. WE가 t4에서 하이로 될 때, RG0의 제어신호선 RCS0이 HVL(0. 75V)로 되고, 라이트게이트WG0의 제어신호선WR0이 하이로 유지된 컬럼선택신호선Y1에 의해 하이로 된다. 이 때, 라이트될 데이타가 라이트입출력선WI0,에 인가되면 라이트게이트WG0내의 트랜지스터T5, T7및 T6, T8을 거쳐서 데이타선DO,에 데이타가 라이트된다.
상기 예에서 설명한 바와 같이 라이트동작 및 리드동작에서 I/O선과 데이타선 사이의 전달임피던스를 변화시키는 하나의 수단으로서 리드선이 라이트선에서 분리된다. 이것에 의해 리드 및 라이트 동작마진을 개별적으로 설정할 수 있다. 이것에 의해, 저전압동작에 있어서도 고속화 및 안정화를 도모할 수 있다.
이 실시예에서 사용된 센스앰프의 효과를 도 2를 참조해서 설명한다. 도 2a는 종래의 센스앰프를 도시한 것이고, 도 2b는 본 발명에 따른 센스앰프의 구조를 모식적으로 도시한 것이다. 도 2c는 종래 및 본 발명의 센스앰프의 동작파형을 모식적으로 도시한 것이다. 종래의 센스앰프에서는 메모리셀MC에서 데이타선(D0,)에 리드된 미소신호는 센스앰프SA0에 의해 증폭되어 컬럼선택신호Y1에 의해 제어된 MISFET T50, T51을 온(ON)으로 하고, 리드선(IO0,)으로 출력된다. 종래의 앰프는 그의 고속화를 방해하는 2가지의 문제가 있다. 하나는 신호가 센스앰프에 의해 충분히 중폭된 후, MISFET를 온으로 할 필요가 있는 것이다. 그렇게 하지 않으면, 데이타선과 리드선에는 수십배의 용량차가 있으므로 리드선(CR의 약 8㎊)에서 데이타선(CD의 약 0. 3㎊)으로 대량의 전하가 흐른다. 따라서, 증폭되어 기동된 정보가 파괴된다. 다른 하나는 큰 기생용량을 갖는 리드선을 구동능력이 작은 센스앰프를 사용하여 200㎷와 같은 큰 전압까지 증폭할 필요가 있다는 것이다. 이것은 다음단의 제2 센스앰프에 의해 충분한 신호전압이 요구되기 때문이다.
이를 위해서 본 발명에서는 데이타선의 신호를 그의 게이트에서 받는 NMOS 트랜지스터 T1및 T2로 이루어지는 리드게이트를 마련하는 것에 의해, 리드선에서 센스앰프가 분리된다. 또, 이들 트랜지스터와는 상보도전형의 P채널 MISFET증폭기로 이루어지는 전류센스회로를 마련하였다. 즉, 전류를 센스앰프의 입력으로서 사용하는 것에 의해, 신호선의 전압의 진폭이 저감되어 전류입력에 비례한 전압출력이 얻어진다. 센스앰프를 리드선에서 분리하는 것에 의해 데이타선이 충분히 증폭되는 것을 대기하지 않고 컬럼선택신호에 의해 제어되는MISFET T3, T4를 온으로 할 수 있다. 이것에 의해, 데이타선의 전압정보를 고속으로 리드하기 위해 전류정보로 변환한다. 전류입력형 센스앰프를 사용하는 것에 의해 신호선의 전압진폭은 종래기술에 비해 1자리수(200㎷에서 20㎷로)정도 억제된다. 이것에 의해, 기생용량CR을 충방전하는데 소요되는 시간이 크게 단축되어 고속화할 수 있다.
본 발명에서는 리드게이트의 MISFET와 전류센스회로의 MISFET를 상보 도전형으로 했으므로, 이 구조는 최저전압으로 동작하는 전류센스회로를 마련할 수 있다. 이 구조의 효과를 다음에 기술한다. 도 2d는 전류센스회로의 각종 구조를 도시한 것이다. 도 2d에 있어서, ISC1∼ISC3은 전류센스회로, RO0은 공통리드선이다. RO0의 아래에 접속된 N채널 MISFET는 리드게이트와 선택게이트의 직렬접속을 편의상 간단하게 나타낸 것이다. 조건을 서로 일치시키기 위해 어떤 경우에도 RO선은 전원전압VL의 1/2인로 바이어스된다.
도 2d에 있어서, (i)은 베이스 접지형(common base)이다. 바이폴라 트랜지스터와 저항으로 전류센스회로ISC1을 구성하고 있다. 이 회로방식은 예를 들면 ESSCIRC Digest of Technical Papers, pp. 184∼187, (1989년 9월 발행)에 기재되어 있다.
(ii)는 동일형이다. 전류센스회로ISC2는 리드게이트와 동일 도전형의 구동 MOS 트랜지스터와 차동증폭회로로 구성되어 있다. 이 회로방식은 예를 들면 IEEE, Journal of Solid-State Circuits, Vol. 23, No. 5, pp. 1113-1119(1988년 10월 발행)에 기재되어 있다.
(iii)은 리드게이트와는 상보 도전형의 구동 MOS 트랜지스터와 차동증폭회로로 이루어지는 상보 도전형이다. 이 경우, RO선의 전압과 기준전압 사이의 차는 부귀환을 위해 MISFET의 게이트전압을 제어하도록 증폭된다. 이것에 의해 RO선의 전압의 진폭이 저감된다. 신호전류를 IS, 차동증폭회로의 전압증폭율을 A, MISFET의 상호콘덕턴스를 Gm, 센스출력을 △V로 하면, 입력전압의 진폭은 △V/A이고, 센스출력은 △V=Is/Gm으로 된다. 따라서, 신호전류의 값에 따라서 Gm을 적당하게 선택(MISFET의 크기에 따라서 자유롭게 설정가능)하면, A=10이고, △V=200㎷인 종래기술에 비해 입력전압의 진폭을 20㎷ 또는 1/10로 저감할 수 있다.
이하, 이들 센스회로의 최소동작전압을 비교한다. 간력화를 위해 다음과 같이 가정하였다. 모든 MOS 트랜지스터의 임계값전압은 동일하고 이 임계값전압의 절대값은 VT, 센스출력의 신호진폭(동적범위)은 △V, 리드신호선(RO선)의 바이어스전압은이다.
(i)의 베이스 접지형에 있어서의 동작조건은
VLVL/2+VCE+△V
로 주어진다.
따라서, 최소 동작전압은
VL2(VCE+△V)
로 주어진다.
여기서, VCE는 컬렉터-에미터간 전압의 차이다. 바이폴라 트랜지스터의 포화동작을 회피하기 위해 어느 정도 높은 값(예를 들면, 0. 7V이상)으로 VCE를 설정할 필요가 있다. △V는 센스출력의 신호진폭이다. 동작의 마진을 고려하여 그 진폭은 0. 4V이상을 확보하는 것이 바람직하다. 따라서, 최소 동작전압은 2. 2V이다.
(ii)의 동일형에 있어서의 동작조건은
VLVL/2+VT+△V
로 주어진다.
따라서, 최소 동작전압은
VL2(VT+△V)
로 주어진다.
임계값전압VT를 0. 5V로 하면, 최소 동작전압은 1. 8V이다.
종래부터 제안되고 있는 (i) 및 (ii)의 방식에 대한 문제점은 RO선이 바이폴라 트랜지스터의 에미터 또는 MISFET의 소스에 접속되어 있다는 점이다. 따라서, 베이스-에미터간 전압차나 임계값전압이 전원전압VL과 RO선의 바이어스전압VL/2 사이의 값으로 할당될 필요가 있다. 한편, 본 발명에서는 (iii)에 설명한 바와 같이, 구동소자와 리드게이트는 각각 상보 도전형의 PMOS 트랜지스터로 구성된다. 이들 트랜지스터의 드레인이 RO선에 접속되어 상기 전압에 대한 제한이 없어진다. 상보 도전형에 있어서의 전류센스회로의 동작조건 및 최소 동작전압은
VLVT+△V
로 주어진다.
임계값전압VT를 0. 5V로 하면 최소 동작전압이 0. 9V로 된다. 이것에 의해 (iii)의 상보 도전형의 전류센스회로가 저전압동작에 가장 적합하다.
도 2e는 종래 및 본 발명의 센스앰프의 동작속도를 컴퓨터의 시뮬레이션의 결과에 따라서 비교한 것을 도시한 도면이다. 센스시간은 센스앰프를 기동하도록 신호CSN 및 CSP를 인가하고 나서 I/O선에 200㎷의 신호전압이 얻어질 때까지(종래의 전압센스형 앰프인 경우)의 지연시간에 의해 정의된다. 또는 신호CSN 및 CSP를 인가하고 나서 제1 센스앰프에 200㎷의 출력이 얻어질 때까지(전압센스형 앰프인 경우)의 지연시간에 의해 정의된다. 모든 전압센스형은 고속으로 동작한다. 그러나, 베이스 접지형과 동일형의 최소 동작전압은 각각 2. 5V와 1. 9V이고, 이들 증폭기는 1. 5V에서는 동작하지 않는다. 이것은 상술한 해석결과와 잘 일치하고 있다. 한편, 상보도전형 센스회로에서는 최소 동작전압은 1. 25V이고, 최저전압까지 고속으로 동작한다. 동작전압의 하한은 센스회로 자체의 동작에 의해 결정되는 것은 아니고, 데이타선의 신호를 증폭하는 센스앰프의 동작전압의 하한에 의해 결정된다. 즉, 센스회로 그 자체는 1. 25V이하의 전압에서는 동작가능하다. 종래의 전압센스형에 비해 본 발명은 1. 5V에서 20㎱ 고속화된다.
상술한 바와 같이, 이 실시예에서는 입출력 제어회로를 메모리셀 어레이의 좌우에 교대로 배치하고, 리드 및 라이트 입출력선을 서로 분리하는 것에 의해 DRAM의 고속화 및 저전압 동작에서도 안정한 동작을 할 수 있다. 리드선의 신호를 검출하는 제1 센스앰프를 전류전압 변환회로로 구성하고, 리드선 구동용 MISFET와 데이타선의 전압을 리드선을 거쳐서 전류로 변환하기 위한 MISFET와 는 상보도전형의 MISFET를 사용하는 것에 의해 약 1∼2V 등의 저전원전압에서도 고속으로 동작하는 센스앰프 방식이 마련된다.
도 3은 더욱 안정된 동작을 위한 실시예를 도시한 도면이다. 상술한 바와 같이, 데이타선간의 기생용량은 입출력 제어회로에서 저감된다. 이 실시예에서는 메모리셀 어레이의 일부에 있어서의 데이타선간의 기생용량의 균형을 취하는 것에 의해 더욱 안정된 동작을 도모하고 있다. 이를 위해, 데이타선은 메모리셀 어레이의 중심에 서로 쌍으로 배치된다. D1과 데이타선사이 및및사이의 기생용량은 각각 CC1L과 CC1R이다. CC1L과 CC1R은 일치하므로, D1과사이 및및사이의 기생용량도 동일하게 된다. 마찬가지로, D1과 데이타선D2 사이 및과 데이타선D2 사이의 기생용량도 동일하게 된다. 따라서, 쌍으로 되는 각 데이타선과 인접하는 다른 데이타선 사이의 기생용량도 동일하게 되므로, 메모리셀 어레이내에서도 리드동작의 안정화를 더욱 도모할 수 있다.
도 4는 여러개의 메모리셀 어레이를 포함하는 1실시예를 도시한 도면이다. 여기서, 리드동작에 대해 설명한다. 입출력 제어회로CKTij는 입출력 제어회로의 좌우에 배치된 메모리셀 어레이에 의해 공용된다. 스위칭 트랜지스터T60, T61은 CKTij와 인접하는 메모리셀 어레이 사이에 배치되고, 스위칭 트랜지스터T62, T63은 CKTij와 인접하는 다른 메모리셀 어레이 사이에 배치된다. 스위칭 트랜지스터는 그의 게이트에 메모리셀 어레이 선택신호인 SHRij가 입력된다. SWRi는 리드선RO와 리드선RO를 포함하는 여러개의 RO선에 의해 공용되는 공통 리드선CRO를 접속하는 스위치로서, 메모리셀 어레이 선택신호SHRij가 입력된다. SHRij는 미리 하이로 설정되어 있다. 이 때문에, 예를 들면 메모리셀 어레이MA2가 선택되면, SHR1R과 SHR3L만이 로우로 된다. 여기서, 컬럼선택신호 Y1이 선택된다고 가정한다. 데이타선D1,과 D0,에 리드된 신호는 입출력 제어회로CKT12, CKT23을 거쳐서 RO12,, RO23,에 리드된다. 이들 신호는 또 스위치SWR1, SWR2를 거쳐서 공통I/O선 CRO0,, CRO1,에 리드된다. 이와 같이, 여러개의 메모리셀 어레이가 존재하더라도 입출력 제어회로를 메모리셀 어레이의 좌우에 교대로 배치하므로, 인접하는 메모리셀 어레이에 의해 공용하는 것은 칩면적을 크게 증가시킬 수 없다. 따라서, 상술한 특성에 대한 개선을 실현할 수 있다.
도 5a는 병렬로 메모리셀의 결함을 조사하는 본 발명의 실시예를 도시한 도면이다. 병렬테스트는 여러개의 컬럼선택신호를 동시에 선택(다중선택)하는 것에 의해 실행된다. 즉, 병렬테스트시에는 여러개의 컬럼선택신호가 테스트신호TEST에 의해 선택된다. 이것에 의해 리드시에는 데이타선으로부터의 리드신호가 다중도에 따라서 리드선에 동시에 리드된다. 동시에 리드된 데이타선의 정보가 일치하고 있으면, 리드선RO,중의 한쪽이 하이로 되고, 다른 한쪽이 로우로 된다. 적어도 하나라도 오정보가 리드되면, RO와모두 로우로 된다. 라이트동작에서는 라이트 입출력선에서 선택된 라이트 게이트에 접속된 데이타선에 데이타가 라이트된다. 본 발명의 특징은 병렬테스트에서도 새로운 테스트용 I/O선을 마련할 필요가 없다는 것이다. 따라서, 통상의 테스트와 마찬가지로 데이타선에서 AMP로 데이타가 전달된다. 또, 리드신호선이 라이트신호선으로부터 분리되므로, 상술한 바와 같이 리드 및 라이트동작의 각각에 대해서 분리 동작마진을 설정할 수 있다. 따라서, 다중도의 증가에 대한 제한이 없어져 고도의 병렬 리드/라이트동작이 달성된다. 도 5a에 있어서, 리드 게이트 RG에 대해 1쌍의 구동신호선 RCS가 있고 리드동작에 있어서 리드선RO,에 접속된 RCS선이 서로 분리된다. 이것은 다중도가 증가할 때에도 하나의 오리드동작을 판별하기 위해 유효한 수단이다. 다중도가 증가될 때, RO에서 RCS로 흐르는 전류를 증가시킬 필요가 있다. 한편, RCS에서 GND로 흐르는 전류는 리드선의 배선저항에 의해 임의의 일정 값으로 포화되어 RCS의 전압레벨이 상승된다. 따라서, RCS가 분리되지 않으면, 오리드가 있었던 측의 I/O선의 신호전류는 다중도의 상승에 따라서 저하되어 검출이 곤란하게 된다. RCS의 분리에 의해 오리드가 있었던 측의 RCS의 전압레벨은 상승되지 않으므로, RO에서 RCS로 흐르는 전류만을 검출하면 좋으므로 고정밀도 검출을 실행할 수 있다.
상술한 바와 같이, 본 발명은 고도의 병렬테스트를 달성할 수 있으므로 테스트시간을 크게 단축시킬 수 있다.
도 5b는 다중도를 결정하는 구체적회로의 1실시예를 도시한 도면이다. 즉, Y0∼Yn-1은컬럼디코더YD에 입력된다. Yn-1은 열방향으로 2개로 분할되고, Yn-2는 4개로 분할된다. Y0은 각각의 컬럼선택신호에 응답해서 '0'(로우)에서 '1'(하이)로의 변환상태를 반복한다. 여기서, 테스트신호TEST를 하이로 하고, Yn-1,과 TEST에 따른 OR게이트 출력신호를 AYn-1과 AYn-1′로 한다. 이들 신호를 Yn-1,대신에 컬럼디코더에 입력하는 것에 의해 신호 AYn-1, AYn-1,′는 모두 Yn-1이 하이 또는 로우에 관계없이 하이로 된다. 따라서, 2개의 컬럼선택신호를 선택할 수 있으므로 다중도를 2로 할 수 있다.
도 5c는 다중도가 4인 1실시예를 도시한 도면이다. Yn-1과 Yn-2에 대한 NAND게이트 출력은 TEST와 함께 대응하는 NAND 게이트에 입력하고, 그들 출력AYn-20∼AYn-23은 다중도가 4인 경우에 컬럼디코더에 입력한다. 도 5b 및 도 5c의 실시예에서는 컬럼디코더의 다중도를 병렬테스트시에 선택할 수 있다. 통상의 테스트시에는 테스트신호TEST를 로우로 하는 것에 의해 1개의 컬럼선택신호가 선택된다.
도 5d는 병렬테스트를 실현하기 위한 센스앰프의 1실시예를 도시한 도면이다. 병렬테스트의 결과를 출력하는 방법에 대해서 도 5d를 참조해서 설명한다. 통상의 리드동작에서는 전류전압변환에 의해 얻어진 출력이 amp2T를 구성하는 2개의 차동증폭회로DA4와 DA5의 반전 및 비반전단자에 입력된다. amp2T의 출력은 amp3에 입력된다. 병렬테스트시에는 VRT가기준전압으로서 2개의 차동증폭회로DA4 및 DA5의 비반전 입력에 입력된다. 병렬테스트에서 오정보중의 적어도 하나가 다중선택된 데이타선에 있으면 RO 및에는 모두 전류가 흐른다. 따라서, 제1 센스앰프amp1의 전류전압 변환출력d1,가 로우로 된다. 기준전압VRT는 전류전압 변환출력의 하이레벨과 로우레벨 사이의 전압으로 미리 설정되어 있다. 이와 같이 하는 것에 의해 적어도 하나의 오정보가 포함되어 있는 경우이면, 2개의 증폭기DA4와 DA5의 출력이 하이로 된다. 한편, 전압레벨d2,가 하이이면, 병렬로 리드된 정보가 오정보를 포함하고 있다고 판정할 수 있다. 병렬테스트시에는 DA4, DA5로부터의 출력을 판정회로TEJ에 입력하기 위해를 로우로 한다. 만약 병렬테스트의 결과가 모두 정확하면, ERR은 로우를 출력하고 그 결과중의 적어도 하나라도 틀리면 ERR은 하이를 출력한다. 이와 같이 하는 것에 의해, 다중도를 증가한 병렬테스트의 결과의 판별도 본 발명에 따른 입출력회로 방식 및 센스앰프를 사용하여 실행할 수 있다.
도 5e는 병렬테스트에 사용된 기준전압VRT발생회로의 1실시예를 도시한 도면이다. 도 5e에서도 상술한 전류전압 변환회로를 사용하고 있다. 병렬테스트시에는 병렬테스트신호TEST를 하이로 하는 것에 의해 VRT가 발생된다. 이 회로에 있어서는 전류전압 변환회로의 입력에 신호전류의 1/2에 해당하는 기준전류를 부여하고 있다. 이것에 의해 양측의 RO선을 거쳐서 신호전류가 흐르면 변환후의 전압이 VRT보다 작아진다. 병렬테스트의 결과가 정확하면, 한쪽의 변환후의 전압이 VRT보다 크게 된다. 따라서, 변환후의 전압과 VRT를 비교하는 것에 의해 테스트결과의 판별이 가능하게 된다.
도 5f는 라이트스위치SWW의 구체적인 실시예를 도시한 도면이다. 여기서, WE는 라이트신호이다. 이 실시예는 도 4에 도시한 여러개의 메모리셀 어레이가 있는 경우이다. SWW의 우측의 메모리셀 어레이가 동작한다고 가정한다(SELR이 하이이고, SELL이 로우). 병렬테스트시에는 TEST가 로우이다. 리드동작시는 WE가 로우로, WI,가 회로WST에 의해 동일 전압레벨로 설정되어 있다. 라이트동작이 개시되면, WE는 하이로 된다. GR에 입력되는 신호는 리드동작시에 모두 하이로 된다. 따라서, WER이 로우로 되고 WEL은 하이로 된다. 이 때문에, 라이트 제어신호WR은 하이로 된다. 또, N채널 MISFET T77, T78및 P채널 MISFET T75, T76을 거쳐서 CWI,에서 WI,로 데이타가 라이트된다.
도 6은 메모리셀에서 데이타선으로 리드된 신호를 검지해서 증폭하는 센스앰프의 고전압측의 전원전압선의 전압레벨을 임의의 레벨로 설정할 수 있는 1실시예를 도시한 도면이다. 메모리셀에 '1'이 라이트될 때 사용된 라이트 전압레벨은 센스앰프의 고전압측의 전원전압선의 전압레벨이다. 따라서, 고전압측의 전원전압선의 전압레벨을 임의의 레벨로 설정해야 할 필요가 있다. 여기서는 고전압측에 2종류의 전원전압을 마련하고, 한쪽의 전원전압선을 VDL로 해서 통상의 라이트목적을 위해 사용한다. 전원전압선VDM은 칩의 외부에서 임의의 값으로 설정할 수 있도록 배치된다. 이것에 의해, 신호MT0, MT1이 로우로 되면, 센스앰프의 구동신호CSP는 VDL로 된다. 반대로, 신호MT0, MT1이 하이로 되면, 센스앰프의 구동신호CSP는 VDM으로 된다. 이 실시예에 따르면, 정보'1'의 전압레벨만을 임의의 값으로 설정할 수 있다. 또한, 정보'1''의 전압레벨을 1쌍 걸러 변경해서 설정할 수 있다. 따라서, 데이타선간의 결합잡음을 테스트할 때와 같이 정보가 반전되는 임계값전압을 1쌍 걸러 라이트할 수 있다. 또한, 이것은 마진 테스트에 유효하다. 또, 메모리셀의 정보유지특성을 테스트하는데 소요되는 시간을 단축하는데 효과가 있다.
도 9 및 도 10은 종래의 워드 드라이버를 도시한 도면이다.
도 9에 도시한 바와 같이, 워드드라이버WD는 트랜지스터 QD및 QT로 구성된다. X디코더 XD의 출력N1이 하이(VL)로 되면, QD의 게이트N2는 QT를 거쳐서 충전되어 QD가 온상태로 된다. 이 때, N2의 전압은 VL-VT로 된다. 주변회로FX에 의해 발생된 워드선 구동신호ΦX(VL+VT이상의 진폭을 가짐)는 하이로 되고, QD의 드레인에서 그의 소스로 전류가 흐르는 것에 의해 워드선W를 하이레벨로 한다. 이 때, QT의 게이트와 N1사이의 전압차가 0으로 되고 QT의 게이트와 N2사이의 전압이 Vt로 되므로, QT가 차단상태로 된다. 따라서, ΦX가 상승하는 것에 따라서 N2의 전압이 QD의 게이트-소스간 용량에 의한 커플링에 의해서 ΦX와 함께 상승된다. ΦX가 그의 최대값에 도달했을 때 QD의 게이트-소스간 전압차가 VT이상이면, 워드선의 전압은 ΦX와 동일하게 된다. ΦX가 상승하는 도중일 때 QD의 게이트-소스간 전압차가 VT이하 또는 VT와 동일하게 되면, QD의 게이트-소스간 용량은 N2의 전압상승이 정지하는 시간인 0으로 되고, 도 4에 도시한 바와 같이로 된다. 워드선전압은 (VL-2VT)/(1-α)로 된다. 여기서, α는 QD의 게이트용량과 노드N2의 전체용량의 비이다.
도 7 및 도 8은 본 발명에 따른 워드 드라이버(워드 구동회로)의 1실시예를 도시한 도면이다. 이 실시예는 종래의 다이나믹형 워드 드라이버 대신에 QD1, QD2, QP및 QT로이루어지는 스테이틱형 워드 드라이버를 사용한 것을 특징으로 한다. 또, 메모리셀의 스위칭 트랜지스터QS의 VT또는 데이타선전압 VL이상의 고전압을 발생하는 전원으로서 전압 변환회로VCHG가 마련되어 있다. 이 실시에의 동작을 다음에 설명한다. 먼저, X디코더XD가 어드레스신호Ai에 의해 선택되었을 때 X디코더XD의 출력N1은 로우로 된다. 그렇게 하면, 트랜지스터QT를 거쳐서 N2의 노드의 전하가 인출되어 N2도 로우로 된다. 이것에 의해 트랜지스터QD1이 온으로 되어 워드선W가 VCH레벨까지 상승하게 되어 메모리셀CS에 정보가 라이트된다.
다음에, 프리차지 사이클에서는 먼저가 로우레벨로 되어 Qp가 온으로 되고, 노드N2를 VCH로 한다. 이것에 의해, QD1이 오프하고 QD2가 온되므로, 워드선W가 로우로 되어 메모리셀에는 전하가 유지된다.
상술한 바와 같이, 이 실시예에서는 워드선의 전압을 워드선 전압 변환회로VCHG에 의해 출력되는 최대VCH전압으로 설정할 수 있다. 워드 드라이버는 구동 트랜지스터의 게이트전압이 로우레벨일 때 동작하므로, 전원전압이 낮아지더라도 워드 드라이버로서 안정하게 동작한다.
도 11은 도 7의 워드선 전압변환회로VCHG의 구체적인 실시예를 도시한 도면이다. 도 12는 그의 회로가 기동할 때 발생된 내부파형과 입력타이밍을 도시한 도면이다. 이 실시예는 저전원전압에서도 신속한 상승 및 고출력전압을 얻기 위해 차지펌프회로CP에 있어서 그의 출력전압을 프리차지용 N채널 MOS 트랜지스터(도 11의 QB)로 귀환시키고 있는 것에 특징이 있다.
먼저, 동작시에 입력펄스ψ,를 각각 하이와 로우레벨이라고 가정한다. 이 때, 노드B의 전압은 QC를 거쳐서 내부전원전압에 의해 충전되므로 VL-VT로 된다. 노드A는 캐패시터CA, CD에 저장된 전하와 ψ의 진폭에 의해 결정된 전압값으로 된다. 이 실시예에서는 이 전압을 VL로 가정하고 있다. 다음에, ψ 및의 전압이 서로 교체되면, 노드B의 전압은 캐패시터CB에 의해 승압되어 VL-VT+αVL로 된다. 여기서, α는 CB와 노드B의 전체용량의 비이다. 이 때, 노드A의 전압은 B의 전압보다 N채널 MOS 트랜지스터 QA의 VT이하인 VL-2VT+αVL로 된다.
다음에, 재차 ψ,의 전압이 서로 교체하면, 노드A는 다시 승압된다. 만약, 이 때 이것이 VL보다 δ만큼 높으면, 노드B의 전압은 N채널 MOS 트랜지스터QC에 의해 VL-VT로 프리차지되므로, N채널 MOS 트랜지스터 QB가 온으로 되어 노드B의전압을 또 δ만큼 상승시킨다. 따라서, 다음의 사이클에서 노드B는 더욱 높은 전압레벨로 상승되고, 노드A의 전압도 상승된다. 이러한 동작을 반복하는 것에 의해 노드A의 전압이 상승되고, 최종적으로는 VL과 2VL사이를 왕복하게 된다.
이 출력은 정류회로(2) 또는 다이오드 접속한 MOS 트랜지스터 QD에 접속된다. 평활캐패시터CD를 QD의 출력에 접속하는 것에 의해 승압된 직류(DC)전압VCH로 되어 무부하상태하에서 2VT-VT로 된다.
QA와 CA를 접속한 회로를 2개의 회로로 분할한다. MOS 트랜지스터QA와 캐패시터CA의 접속점중의 한쪽을 정류회로(2)에 접속하고, 다른 한쪽을 QB의 게이트에 접속하여 QB의 게이트가 부하회로에서 분리된다. 따라서, 게이트전압이 부하회로에 전류가 흐르지 않는 것에 대응한 분만큼 높아져 노드A의 전압을 더욱 신속하게 상승시킬 수 있다. 도 11에 있어서, QA, QB, QC∼QE는 각각 N채널 MOS 트랜지스터이다.
본 회로의 특징은 상술한 바와 같이 출력전압을 프리차지회로에 귀환시키는 것에 의해 프리차지전압을 높게 하여 저전원전압에서도 고출력전압을 공급하는 것이다. 예를 들면, VL=0. 8(V), VT=0. 5(V)로 하면, 귀환이 없는 경우 또는 QB가 없는 경우에 노드B에서의 전압은 최대1. 1V(α=1일 때 2VL-VT)를 초과하지 않는다. 그 결과, 노드A에서의 전압은 1. 4V(3VL-2VT), 출력전압VCH는 0. 9V(3VL-3VT)로 된다. 반대로, QB가 있는 경우에 노드B에서의 전압, 노드A에서의 전압 및 VCH는 각각 1. 6V(2VL), 1. 6V(2VL) 및 1. 1V(2VL-VT)로 되어 전자의 값보다 높아진다. 본 발명의 워드선 드라이버에 대해서 이 고전압발생회로를 전원으로 하면, 종래의 워드선 드라이버보다 우수하다는 것을 이해할 수 있다.
도 20은 귀환용 트랜지스터QB를 갖는 워드선 전압변환회로(본 발명)와 비귀환용 트랜지스터QB를 갖는 워드선 전압변환회로(종래기술)의 승압률의 비교결과를 도시한 도면이다. 도 20에 있어서, 실선은 트랜지스터의 임계값전압이 표준인 경우, 점선은 트랜지스터의 임계값전압이 낮은 경우를 각각 나타낸 것이다. 도 20에 있어서, 종래기술에서는 승압률이 전원전압이 1∼1. 5V일 때 급격히 감소하고 있다는 것을 이해할 수 있다. 반대로 본 발명에서는 승압률이 0. 8V까지 일정하여 워드선 전압변환회로가 저전원전압에서도 안정하게 동작하는 것을 알 수 있다. 여기서, 정류회로에는 트랜지스터의 임계값전압에 의한 전압강하는 없다고 가정한다.
도 13은 도 11의 노드B에서도 출력을 인출한 것을 도시한 것이다. 노드A 및 B에서의 출력은 시간축상에서 서로 보상하는 것에 의해 약 2배의 VL을 출력하므로 보다 안정된 출력이 얻어진다.
도 14는 도 11의 회로에 증폭단(QA2, QE2)을 마련하고, 출력을 QB의 게이트에서 분리하는 회로를 도시한 도면이다. 그 결과, QB의 게이트전압이 출력에 의해서 저하되는 것을 방지한다. 이것에 의해, 이 출력전압을 더욱 고속으로 2배 상승시킬 수 있다.
도 15에는 도 14의 회로에 증폭단(QB2, QC2) 및 정류용 트랜지스터(QD2)를 부가해서 마련하는 것에 의해, 출력전압의 고속상승 및 안정된 출력을 얻도록 한 것이다.
도 16 및 도 17은 도 11의 회로를 사용해서 높은 출력전압을 생성하기 위한 회로를 갖는 실시예를 도시한 도면이다. 이 실시예는 간략화를 위해서 도 11의 회로를 사용했지만, 도 13∼도 15의 회로를 사용하면 더욱 높은 출력전압을 얻을 수 있다는 것은 명백하다.
본 실시예의 특징은 정류용 트랜지스터에서의 전압강하를 감소시키기 위해 정류용 트랜지스터에 대한 게이트전압을 차지펌프회로의 출력전압과 동기시키고, 출력의 하이레벨(2VL)일 때에는 게이트전압을 VT이상으로 높게 하고 출력이 로우레벨(VL)일 때에는 게이트전압을 VL로 하는 점에 있다.
도 16에 있어서, CP 및 QD는 각각 차지펌프회로 및 정류회로, Q1∼Q19, C1∼C4는 추가한 소자로서, Q1은 정류용 트랜지스터, Q3∼Q10및 C1∼C3은 게이트전압을 제어하는 게이트전압 제어회로, Q11∼Q13, Q15∼Q18및 C4는 게이트승압용 캐패시터C3을 위한 차지회로, Q19는 VCH의 상승을 빠르게 하는 프라차지 트랜지스터, PA,는 차지펌프회로의 제어신호, PB,는 게이트전압 제어회로의 제어신호를 나타낸다.
동작에 있어서, CP는 상술한 차지펌프를 나타낸다. PA,가 교대로 하이 및 로우로 되는 것에 의해 노드A에서의 전압은 승압되어 VL과 βVL(β≒2) 사이에서 변화된다. 이 때, PA,는 도 8에 도시한 바와 같이 하이기간이 서로 중복되지 않도록 한다. 이것은 도 5에서 상기에 해당하는가 0V로 완전히 하강하지 않을 때, 노드B에서의 전압이 아직 VL+VT이상에 있을 때에 상기 PA에 해당하는 ψ가 노드A에서의 전압으로 상승하면, QA는 온상태에 있으므로 CA에 축적된 전하는 QA를 거쳐서 전원측으로 누설되기 때문이다.
정류회로에 있어서, PA, PB가 로우, 가 하이일 때, Q4의 게이트는 C1에 의해 VL+VT이상으로 승압된다. 그 때문에, Q1의 게이트G의 전압은 VL과 동일하게 된다. 이 때, 노드A가 VL에 있으므로, VCH에서 노드A의 역류는 없다. Q11의 게이트가 Q13, Q18에 의해 C4를 2VL-VT로 프리차지한 후에(VL)로 승압하므로, Q11의 게이트는 3VL-VT로 된다. 따라서, VL≥2VT이면 VCH(2VL)+VT이상으로 승압되어 노드C는 VCH로 된다. 이 때, Q10의 게이트- 소스간 전압차가 VT를 초과하는 VCH-VL이므로, Q10은 온으로 되고 Q9의 게이트전압은 노드C의 전압과 동일하게 된다. 따라서, Q9는 오프로 되고 노드C에서 노드G로 전류가 흐르는 일은 없다.
PA, PB가 하이, 가 로우로 될 때, 노드A에서의 전압은 2VL로 되고 노드C에서의 전압은 VL+VCH로 된다. Q7의 게이트가 C3에 의해 VL+VT이상으로 승압하므로, 그의 소스전압은 VL로 된다. 즉, Q9의 게이트전압은 VL로 된다. 따라서, Q9의 게이트-소스간 전압차는 VCH로 된다. 그래서, Q9가 온으로 되고 Q1의 게이트는 VL+γVCH(γ≒1)로 된다. 따라서, 도 11의 실시예와 마찬가지로 출력이 VT만큼 강하하는 일 없이 2VL이 그대로 출력된다.
본 실시예에서, PB는 출력에서 노드A로 전하가 억류되는 것을 방지하기 위해 PA보다 먼저 로우레벨로 변화된다. PB와 PA가 동시에 로우레벨로 변화하면, Q1의 게이트전압은 VL+VT이상으로 되고 노드A의 전압은 VL이하로 된다. 그것은 전하가 출력에서 노드A로 억류하는 원인으로 된다. Q4, Q7의 소스와 같이 게이트제어회로의 최저전위를 VL로 하는 이유는 트랜지스터의 전극간 전압차를 감소시키기 위해서이다. 이것에 의해, 트랜지스터 전극간 전압차가 2VL이하로 되므로, 다른 회로에서의 것과 동일한 미세한 트랜지스터가 사용가능하게 된다.
이상은 도 16의 실시예의 특징이다. 그러나, 도 16에 있어서 Q7, Q10을 삭제하고 또, Q9의 게이트를 Q4의 게이트에 접속해도 마찬가지의 효과가 얻어진다. 예를 들면, PB가 VL,가 0일 때, 노드C는 VCH+VL로 되며, Q4및 Q9의 게이트는 VL로 된다. 따라서, Q4는 오프, Q9는 온으로 되고 노드G는 VCH+VL로 된다. PB가 0,가 VL일 때, 노드C는 VCH(2VL)로 되고, Q4및 Q9의 게이트는 2VL로 된다. 따라서, Q4는 온, Q9는 오프로 되고 노드G는 VL로 된다.
도 18 및 도 19는 도 17에 사용된 타이밍신호를 발생시키기 위한 회로를 도시한 도면이다. 도 18에 있어서, 인버터I5∼I8, 저항R2, 캐패시터C2, NAND게이트 NA2및 NOR게이트 NO1은 PA,의 중복을 방지하기 위한 회로를 구성하고, I2, I3, R1및 C1은 PA 및 PB의 하강지연시간을 결정하기 위한 회로를 구성하고, I9∼I13및 NA3은 PA 및 PB의 하강지연을 생성하기 위한 회로를 구성하며, I14∼I25는 버퍼용 인버터이다. 버퍼용 인버터의 단 수는 단 수의 우수, 기수만 동일하면 여러단 있어도 된다. 인버터의 단 수는 부하의 크기에 따라서 조정하면 좋다.
도 19는 도 18의 회로에 입력용 펄스 osc를 발생하기 위한 회로 일반적으로는 링발진기(ring oscillator)라 불리는 회로를 도시한 도면이다. 이 회로는 전원전압의 변동에 의한 발진주파수의 변동을 억제하기 위해, R, C의 시정수를 인버터의 지연시간보다 충분히 크게 되도록 선택하는데 특징이 있다. 따라서, 트랜지스터의 VT대 전원전압의 비율이 1/3이상이라도 또 인버터의 지연시간이 전원전압에 크게 의존하더라도 발진주파수는 안정하게 된다.
이상의 대책에 부가해서, 도 11 및 도 16의 실시예의 트랜지스터의 VT를 저감시키는 것에 의해 더욱더 저전압에서의 메모리의 동작이 안정하게 된다. 이것은 VT의 저감화에 의해 트랜지스터의 구동능력이 증가하기 때문이다. VT의 저감화에 의해 서브 임계값전류는 증가한다. 그러나, 전압변환회로가 기껏해야 10개의 소자를 포함하므로, 서브 임계값전류는 전체 칩을 고려하면 대체로 무시할 수 있다. 워드 드라이버 및 메모리셀 트랜지스터의 구동능력은 VT의 저감화에 의해서도 증가한다. 그러나, 전자는 M비트급 DRAM에서 103∼104개 이상 사용하므로, 트랜지스터가 오프일 때 흐르는 누설전류는 무시할 수 없게 된다. 후자에서는 전하를 유지하는 시간이 감소하여 재생간격을 단축시키지 않으면 안된다. 이것은 소비전력을 증가시킨다. 따라서, VT를 전압변환회로에서는 낮고, 워드 드라이버에서는 표준, 메모리셀에서는 표준보다 높게 설정하는 것이 가장 바람직하다.
도 20은 본 발명과 종래기술의 비교를 도시한 도면이다. 도 20에서 명백한 바와 같이, 본 발명에서의 승압률은 저전원전압하에서 종래기술에서의 승압률보다 높다.
상술한 바와 같이, 본 실시예에 의하면, 정류용 트랜지스터의 게이트전압을 정류용 트랜지스터의 드레인전압보다 임계값전압VT이상 높은 값으로 설정할 수 있다. 또, 전하의 억류도 방지되므로 출력전압은 배전압발생회로의 논리값인 2VL까지 증가된다. RC지연을 이용한 발진회로 및 타이밍 발생회로를 사용하는 것에 의해 발진주파수 및 타이밍상호간 지연시간이 전원전압 변동에 대해 안정하게 된다. 그 때문에, 전압변환효율을 항상 최량의 상태로 유지할 수 있다. 트랜지스터의 VT를 3종류 마련하고, VT를 전압변환회로에서는 낮고, 워드 드라이버에서는 표준, 메모리셀에서는 표준보다 높게 한다. 이것에 의해, 저전압에서의 동작의 안정화 및 고속화, 동작속도의 증대 및 소비전력의 감소를 도모할 수 있다. 따라서, 전원전압이 하나의 전지에 의해 생성된 기전력에서도 안정하게 동작하는 반도체집적회로를 실현할 수 있다.
이하, 본 발명에 사용된 중간전압 발생회로를 설명한다. 이하의 설명중에서 VCC는 높은 쪽의 전원전압을 나타내는 기호로서 사용한다. 그러나, 이제까지 사용한 VL과 다르게 할 필요는 없으므로 VCC를 VL로 대체해도 된다. HVC는 중간전압을 나타내는 기호로서 사용된다. 그러나, 이제까지 사용한 HVL과 다르게 할 필요는 없으므로 HVC를 HVL로 대체해도 된다.
도 21은 입력에 인가된 전압과 동일한 전압을 출력하고 큰 부하용량을 구동하도록 하는 전압폴로워회로의 구조를 도시한 도면이다. 도 22는 부하용량이 LSI의 고집적화에 의해 증가하는 경우에 충분한 전류출력을 제공할 수 없는 종래구조를 도시한 도면이다. 이것은 구동능력이 낮으므로 그것의 출력전압은 크게 변동하게 된다. 이하, 본 발명을 설명한다. 도 21a에 있어서, (i)은 N채널 MOS 트랜지스터 TN2, P채널 MOS 트랜지스터 TP2와 바이어스용 전압원VN1, VP1을 포함하는 제1 상보형 푸시풀회로를 나타낸다. (ii)는 전류미러회로를 구성하는 한쌍의 N채널 MOS 트랜지스터 TN1 및 TN3과는 다른 전류미러회로를 구성하는 한쌍의 P채널 MOS 트랜지스터 TP1 및 TP3을 포함하는 전류미러형 푸시풀증폭회로를 나타낸다. (iii)은 N채널 MOS 트랜지스터 TN4 및 P채널 MOS 트랜지스터 TP4와 바이어스용 전압원 VN2 및 VP2를 포함하는 제2 상보형 푸시풀회로를 나타낸다.
이하, 이 회로의 각종 트랜지스터와 전압원의 정수설정과 정상상태에서의 동작에 대해 설명한다. 전원전압VN1 및 VP1의 값은 각각 트랜지스터TN2 및 TP2의 게이트 임계값전압과 동일하도록 선택된다. 이것에 의해, 어떤 동작조건하에서도 트랜지스터TN2 및 TP2가 동시에 차단되는 것을 회피할 수 있다. 따라서, 출력 임피던스가 전압레벨을 변동시키기 위해 증가되거나 또는 출력전압이 부하조건에 의해 변동되는 것을 방지한다. 전원전압의 값은 트랜지스터의 게이트 임계값전압과 동일하게 된다. 이것에 의해, 정상상태에 있어서 2개의 트랜지스터를 거쳐서 흐르는 전류는 낮은 값으로 억제된다. 집적회로가 대기상태일 때에 소비되는 전력을 감소하면서 높은 부하구동능력을 얻도록 하고 있다. 이러한 바이어스 조건하에서의 트랜지스터의 동작을 일반적으로 AB급 동작이라 한다.
TN2 및 TP2를 거쳐서 흐르는 전류값을 각각 IC1 및 ID1로 하면, 이들 전류는 각각 한쌍의 P채널 MOS 트랜지스터 TP1 및 TP3과 한쌍의 N채널 MOS 트랜지스터 TN1 및 TN3을 포함하는 전류미러회로에 의해 각각 TP3, TN3을 거쳐서 흐르는 전류IC2 및 ID2로 변환된다. IC2 대 IC1의 전류비는 트랜지스터TP3 대 TP1의 β비와 동일하며, ID2 대 ID1의 전류비(미러비)는 트랜지스터TN3 대 TN1의 β비와 동일하다. 즉,
이다. 이 비를 1(단일)이상의 값으로 설정하는 것에 의해, 전류를 증폭하여 다음단의 부하(단자(6), (7))의 구동능력을 높일 수 있다. 이 회로에서는 이 비를 1∼10정도의 값으로 선정하고 있다. 전원전압VN2 및 VP2의 값은 제1 상보형 푸시풀회로와 마찬가지로 각각 트랜지스터TN4 및 TP4의 게이트 임계값전압과 동일하게 선정된다. 이것에 의해, 제2 상보형 푸시풀회로로 AB급 동작을 수행한다.
이하, 제1 상보형 푸시풀회로가 정상상태 즉 IC1=ID1이 성립하고 있는 상태에서 벗어난 경우에 어떻게 되는지에 대해서 설명한다. 출력전압을 정상상태에서 강제적으로 전압δV만큼 변경했을 때에 발생하는 전류값을 다음과 같이 나타낸다.
여기서, βN및 βP는 각각 트랜지스터TN2 및 TP2의 β값을, I는 정상상태에 있어서 제1 상보형 푸시풀회로를 거쳐서 흐르는 전류 즉 I=IC1=ID1을 나타낸다.
이하, 간단화를 위해 TN2 및 TP2의 특성이 동일하거나 또는 βN및 βP가 동일하다고 가정한다(β=βN=βP).
상기 식은 다음에
로 변환된다.
2개의 전류미러회로의 미러비가 동일(M=MN=MP)하다고 가정하면,
로 된다.
예를 들면, M=5, β=1㎃/V2 ,I=0. 2㎂로 하면, 출력전압이 0. 1V로 저하할 때(δV=-0. 1V)에는 IC2-ID2=20㎂로 된다.
출력전압이 0. 1V로 미소하게 변화할 때, IC2 및 ID2의 정상상태전류1㎂(0. 2㎂×5)에 대해 충분히 큰 20㎂의 구동전류가 얻어진다. 따라서, 출력전압이 미소하게 변화하더라도 단자(6)을 최소VSS까지, 또 단자(7)을 최대VCC까지 구동할 수 있다. 즉, 전원전압 범위의 한계까지 상보형 푸시풀회로(3)을 구동할 수 있다. 구동하는 방향은 출력전압이 저하할 때에는 단자(7)이 VCC로, 출력전압이 상승할 때에는 단자(6)이 VSS로 구동된다. 이것에 의해, 출력전압에 오차가 있는 경우에는 오차를 증폭한 신호에 의해 제2 상보형 푸시풀회로를 구동하고 출력전압의 오차를 없앨 수 있다. 따라서, 소소폴로워에 의해서만 구동되는 종래기술에 비해 본 발명은 높은 구동능력을 갖는다. 정상상태의 바이어스 전류를 충분히 낮은 값으로 억제해도 오차를 증폭하는 것에 의해 높은 구동전류를 얻을 수 있다. 상기 식에서 용이하게 이해할 수 있는 바와 같이, 이 회로가 오차의 방향에 대해 대칭적으로 동작하므로, 출력의 충전과 방전에 대해 동일한 구동능력을 얻을 수 있다. 이 회로의 전압폴로워회로로서의 정밀도에 대해서 설명한다. 이 회로는 제1 상보형 푸시풀회로를 사용해서 출력전압의 오차를 검출한다. 제2 상보형 푸시풀회로는 증폭해서 검출된 오차신호에 의해 구동된다. 따라서, 출력전압의 정밀도(입출력 전압차)는 제1 상보형 푸시풀회로의 전압정밀도(입출력 전압차)에 의해 결정된다. 제1 상보형 푸시풀회로에 있어서, 정상상태 또는 IC1=ID1이 성립하고 있는 조건을 구하면, 입력전압V(IN)과 출력전압V(OUT) 사이의 관계는 다음과 같이 주어진다.
여기서,이고, VTN 및 VTP는 각각 N 및 P채널 MOS 트랜지스터의 게이트 임계값전압의 절대값이다. 상기 식에서 명백한 바와 같이, VN1 및 VP1은 각각 VTN 및 VTP의 변화에 따라 변화하는 특성을 갖게 된다. 선택적으로 트랜지스터의 β값을 적정하게 선정한다. 이와 같이 하는 것에 의해, 예를 들면 불균일한 제조프로세스에 의해 N채널 및 P채널 트랜지스터의 소자특성이 독립적으로 변화해도 출력과 입력 사이의 전압차를 0으로 할 수 있다. 다음의 실시예에서 상기 전원전압에 대해서 설명한다. 각각의 채널도전형 MOS 트랜지스터의 게이트와 드레인을 접속한다. 소정의 전류를 MOS 트랜지스터에 흐르게 하는 것에 의해 상기한 전원전압을 용이하게 구성한다. 일반적으로, 동일한 도전형의 트랜지스터는 동일한 제조프로세스를 거친다. 따라서, 다른 도전형의 소자간 특성이 변화해도 소자간 특성차는 충분히 작은 값으로 억제된다. 특히, 불균일한 프로세스 구성을 고려해서 게이트폭과 길이를 가공정밀도에 비해 충분히 큰 값을 갖도록 설계한다. 이것에 의해, 소자간 특성차는 더욱 감소된다. 게이트 임계값전압을 예로서 든다. 동일 도전형의 소자간 전압차는 용이하게 20∼30㎷정도 이하로 감소시킬 수 있어 통상 다른 도전형의 소자사이서 그 차의 변동이 최대200㎷정도로 동일한 도전형의 소자들에 비해 한 자리수분만큼 크게 된다. 상술한 바와 같이, 제1 상보형 푸시풀회로의 전압정밀도(입출력전압차)는 트랜지스터의 임계값전압차에 의해 결정된 20∼30㎷정도로 억제되어 종래기술에 비해 한자리수분만큼 이들 값이 낮아지게 된다.
전압 폴로워회로의 과도시의 동작을 도 21b를 참조해서 설명한다. 이하, 입력전압V(IN)이 시각t0에서 t1에 걸쳐 강하하고 t4에서 t5에 걸쳐 상승한다고 가정한다. 출력이 즉시 입력전압의 강하에 추종하지 않으므로 트랜지스터TN2는 시각t1에서 t2에 걸쳐 차단상태로 되어 전류IC1의 값은 0으로 된다. 반대로, ID1이 증가하여 단자(6)의 전압V(6)을 VSS(0V)로 낮아지게 한다. 이것에 의해, 트랜지스터TP4의 구동능력이 증가하여 출력OUT를 고속으로 방전한다. 시각t2후에 입출력전압차가 작아지면, 트랜지스터TN2는 도통하기 시작한다. 입출력간 전압차가 최종적으로 0으로 감소될 때의 시각t3에 있어서 IC1=ID1로 되어 정상상태로 된다. 입력전압이 상승할 때, 단자(7)에서의 전압은 입력전압의 상승에 대해 대칭적으로 VCC까지 증가하여 출력을 고속으로 충전한다.
상술한 바와 같이, 본 중간전압 발생회로는 트랜지스터의 제조프로세스에 의한 특성이 변화해도 입출력전압 사이의 오차를 작아지게 한다. 또한, 과도시에는 대용량의 부하를 고속으로 충방전할 수 있는 전압 폴로워회로를 마련한다. 전압 폴로워회로의 작용에 부가해서 이 회로는 출력단자OUT에 신호전류를 공급하여 단자(6) 또는 단자(7)에서 출력을 추출하는 것에 의해 고성능인 전류검출회로로서 사용해도 된다.
도 23을 참조해서 상술한 회로를 다이나믹 메모리의 중간전압(VCC/2)발생회로 방식에 적용한 실시예를 설명한다. 도 23a는 구체적인 중간전압 발생회로의 구성을 도시한 도면이다. 도 23a에 있어서, (30)은 기준전압 발생회로, (31)은 제1 상보형 푸시풀회로, (32)는 전류미러형 증폭회로, (33)은 제2 상보형 푸시풀회로를 나타낸다. 기준전압 발생회로는 동일한 저항값을 갖는 2개의 저항R3 및 R4로 전원전압을 1/2로 분압하는 것에 의해 단자(34)에 중간전압을 발생한다. 저항R3 및 R4로서 동일한 종류의 소자를 사용하는 것에 의해 매우 고정밀도를 갖는 중간전압 이 얻어진다. 중간전압을 얻기 위한 소자는 저항에 한정되지 않는다. 예를 들면 MOS 트랜지스터를 사용해도 마찬가지의 회로를 구성할 수 있는 것은 명백하다. 제1 상보형 푸시풀회로는 기본적으로 도 21a의 푸시풀회로(1)과 동일하다. 이 회로에 있어서, 전압원VN1 대신에 저항R5 및 N채널 MOS 트랜지스터 TN10을, 전압원VP1 대신에 저항R6 및 P채널 MOS 트랜지스터 TP10을 각각 사용한다. 이와 같이 하는 것에 의해, 상술한 실시예에서 설명한 바와 같이 단자(35)에서의 전압은 입력단자(34)에서 N채널 MOS 트랜지스터의 게이트 임계값전압분만큼 높은 값으로 자동적으로 항상 설정된다. 저항R5 및 R6에 흐르는 전류가 저항R3 및 R4에 흐르는 전류의 1/2과 1/10 사이의 적은 값으로 되도록 R5 및 R6의 저항값이 선정되므로, N 및 P채널 트랜지스터의 특성이 독립적으로 변동하여 푸시풀회로에서 기준전압 발생회로로 유입되는 전류값의 변동에 의해 단자(34)에서의 전압이 영향을 받아 변동되는 일이 없다. 전류미러형 증폭회로(32)는 도 21a의 전류미러형 증폭회로(2)와 동일한 구성을 갖는다. 제2 상보형 푸시풀회로는 기본적으로 도 21a의 푸시풀회로(3)과 동일하다.
도 23a에 있어서, 전압원 VN2 대신에 N채널 MOS 트랜지스터 TN14를, 전압원 VP2 대신에 P채널 MOS 트랜지스터 TP14를 각각 사용한다. 이와 같이 하는 것에 의해, 푸시풀회로에 흐르는 바이어스 전류의 값은 트랜지스터의 임계값전압의 변화에 의해 변동되지 않는다. 이러한 구조를 취하는 것에 의해 고정밀도의 중간전압은 출력HVC에서 얻어진다. 또, 부하용량CL을 고속으로 충방전할 수 있다.
도 23b 및 도 23c는 도 23a의 본 발명의 회로방식과 도 22의 종래 회로방식의 성능비교를 컴퓨터해석에 의해 구한 결과를 도시한 도면이다. 도 23b에 있어서, 횡축은 N 및 P채널 트랜지스터의 게이트 임계값전압 사이의 절대값의 차, 종축은 중간전압의 값을 나타낸다. 이 결과에서, 종래의 회로에서는 임계값전압차가 ±0. 2V로 변동할 때에 출력전압이 약 ±100㎷(0. 75V에 대해 약 ±13%)로 변동되는 것을 알 수 있다. 반대로, 본 발명의 회로에서는 출력전압이 약 ±8㎷(0. 75V에 대해 약 ±1%)로 변화하여 종래기술에 비해 한자리수 이상 감소된다. 도 23c는 전원투입후의 출력전압의 상승시간을 전원전압에 대해 도시한 그래프이다. 상승시간은 출력 전압이 전원투입후의 정상값의 90%에 달하는 시간으로 정의된다. 부하용량값은 64M비트 DRAM의 비트선을 프리차지하기 위한 전원의 용량과 플레이트 전극의 용량을 합한 것이라고 가정한다. 이 해석결과에서 알 수 있는 바와 같이, 본 중간전압 발생회로의 사용은 종래 회로에 비해 한자리수정도 짧아지는 기간에서 부하를 올리는데 사용된다.
도 24a는 다른 중간전압 발생회로의 회로도이다. 도 24a에 있어서, (40)은 상보형 푸시풀 전압 폴로워회로, (41)은 3상태버퍼를 나타낸다. 전압 폴로워회로는 기본적으로 도 21a의 상보형 푸시풀회로(1)과 동일하다. 도 24a에 있어서, 3상태 버퍼는 푸시풀회로의 구동능력을 보상하도록 동작한다. 3상태 버퍼는 부하구동용 P 및 N채널 트랜지스터 TP21 및 TN21, 이들 트랜지스터를 구동하는 2개의 다른 차동형 증폭회로(비교회로) AMP1 및 AMP2와 오프셋량을 설정하기 위한 2개의 전원전압VOSL 및 VOSH를 포함한다. 이 회로의 동작은 다음의 3가지 전압조건을 유지하는데 따라서 결정된다.
[1] V(OUT)>V(IN)+VOSH
[2] V(IN)+VOSH>V(OUT)>V(IN)-VOSL
[3] V(IN)-VOSL>V(OUT)
[1]의 전압조건에 있어서, 출력OUT에서의 전압이 단자(43)에서의 전압보다 높으므로 단자(45)에서의 전압은 하이(VCC)로 된다. 단자(44)에서의 전압도 하이(VCC)로 된다. 따라서, N채널 트랜지스터 TN21이 도통, P채널 트랜지스터 TP21이 차단으로 되어 부하를 방전한다. [2]의 전압조건에 있어서, 출력OUT에서의 전압이 단자(43)에서의 전압보다 낮으므로 단자(45)에서의 전압은 로우(VSS)로 된다. 단자(44)에서의 전압은 하이(VCC)로 유지된다. 따라서, 2개의 트랜지스터 TN21 및 TP21이 모두 차단되어 출력은 고임피던스로 된다. [3]의 전압조건에 있어서, 출력OUT에서의 전압이 단자(42)에서의 전압보다 낮으므로 단자(44)에서의 전압은 로우(VSS)로 된다. 단자(45)에서의 전압은 로우(VSS)로 유지된다. 따라서, N채널 트랜지스터 TN21은 차단되며, P채널 트랜지스터 TP21은 부하를 충전하기 위해 도통된다. 상술한 바와 같이, 출력전압이 입력전압을 중심으로 한 소정범위를 초과해서 커지면 부하는 방전되며, 출력전압이 소정범위 이하로 작아지면 부하는 충전된다. 출력전압이 소정범위내에 있으면, 부하는 방전도 충전도 하지 않는다. 즉, 3상태를 갖는 구동회로가 실현된다. 이 회로의 과도시의 동작을 도 24b에 도시한다. 이하, 입력전압V(IN)이 시각t0에서 하강, 시각t2에서 상승한다고 가정한다. 입력전압이 하강할 때, 시각t0에서 출력전압이 '(정상상태에서의 전압)+VOSH'와 동일하게 되는 시각t1까지 단자(45)에서의 전압이 VCC로 되고 트랜지스터TN21을 도통시켜 부하를 방전한다. 입력전압이 상승할 때, 시각t2에서 출력전압이 '(정상상태에서의 전압)-VOSL'과 동일하게 되는 시각t3까지 단자(44)에서의 전압이 VSS로 되고 트랜지스터TP21을 도통시켜 부하를 충전한다.
상술한 바와 같이, 3상태버퍼와 푸시풀회로를 조합시키는 것에 의해 입출력전압차가 어느정도 증가할 때에 구동능력이 높은 트랜지스터를 도통시킨다. 이것에 의해 과도시의 응답속도는 개선된다. 오프셋량을 설정하기 위한 2개의 전원전압VOSL 및 VOSH의 값은 설정전압에 집속을 가속화하기 위해 가능한한 작게 해야 한다. 그러나, 오동작을 회피하기 위해서는 차동증폭회로(비교회로) AMP1 및 AMP2의 입력오프셋 전압보다 충분히 높은 값으로 2개의 전원전압VOSL 및 VOSH를 설정할 필요가 있다. 이 회로가 MOS 트랜지스터로 구성되면, 이들 값은 50㎷이상이 바람직하다. 3상태 버퍼의 회로구성은 도시된 실시예에 한정되지 않는다. 마찬가지의 기능을 실현하는 것이면, 다른 방식도 사용가능하다.
도 25를 참조해서 3상태 버퍼를 사용하는 전압 폴로워회로를 적용한 다이나믹 메모리의 중간전압(VCC/2) 발생회로 방식의 실시예에 대해 설명한다. 도 25a는 본 발명에 따른 중간전압 발생회로의 구조를 도시한 도면이다. 도 25a에 있어서, (50)은 기준전압 발생회로, (51)은 도 21을 참조해서 설명된 전압 폴로워회로, (52)는 3상태 버퍼를 나타낸다. 이 회로는 도 23a의 중간전압 발생회로와 3상태 버퍼의 조합을 포함한다. 이것에 의해, 입출력간 전압차가 증가할 때에 나타나는 복원능력이 개선된다. 이하, 3상태 버퍼의 구조 및 동작에 대해 설명한다. 본 실시예는 제1 상보형 푸시풀회로를 그대로 이용하고, 전류미러회로의 미러비의 차를 이용하여 전압차를 검출하고 3상태버퍼를 기동하는데 특징이 있다. 도 25a에 있어서, TP36, TP37은 P채널 MOS 트랜지스터, TN36, TN37은 N채널 MOS 트랜지스터, INV1, INV2는 인버터, TP38은 인버터INV1의 출력으로 부하를 구동하는 P채널 MOS 트랜지스터, TN38은 인버터INV2의 출력으로 부하를 구동하는 N채널 MOS 트랜지스터를 각각 나타낸다. TP32와 TP36, TP32와 TP37, TN32와 TN36, TN32와 TN37의 각각이 전류미러회로를 구성한다. [1] 트랜지스터 TN31에 흐르는 전류를 IC1로 나타내고, [2] 트랜지스터 TP31에 흐르는 전류를 ID1로 나타내고, [3] 트랜지스터 TN36에 흐르는 전류를 ID2로 나타내며, [4] 트랜지스터 TP36에 흐르는 전류를 IC2로 나타내면, 출력전압에서 오차δV와 IC1, ID1 사이의 관계는 상술한 바와 같이,
로 근사된다.
전류미러회로의 미러비를
로 하면 다음식과 같이 된다.
이하, 출력에 오프셋 전압Vos를 인가했을 때에는 IC2=ID2라고 가정한다. 그 시간에서 전류값을 I2로 나타내면, 오프셋전압Vos는 다음과 같이 주어진다.
여기서,, β는 제1 상보형 푸시풀회로를 구성하는 트랜지스터의 β, I1은 정상상태에서 제1 상보형 푸시풀회로를 거쳐서 흐르는 전류이다. 예를 들면, I1=0. 2㎂, I2=1㎂, β=1㎃/V2 ,MN1=1, MP1=0. 2로 하면, 오프셋전압Vos의 값은 -100㎷로 된다. 즉, 출력전압이 정상상태에서 100㎷이상 하강하면, 인버터INV1로의 입력전압은 로우에서 하이로, 출력전압은 하이에서 로우로 변화한다. 따라서, 구동용 P채널 MOS 트랜지스터 TP38이 도통하여 부하를 충전한다. 동시에, 트랜지스터TP37과 TN37의 정수는 적당히 선정된다. 이것에 의해, 소정의 플러스(+)측의 오프셋이 있을 때에 N채널 MOS 트랜지스터 TN38을 도통시켜 부하를 방전한다.
상술한 바와 같이, 본 실시예에서 설명한 바와 같은 회로구성을 취하는 것에 의해, 도 24에 도시된 것과 마찬가지의 기능이 실현된다. 이 회로방식에 있어서, 오프셋량은 전류미러회로의 미러비에 의해 결정된다. 따라서, 한쌍의 트랜지스터 간의 특성차가 감소되도록 배열하면, 오프셋량은 고정밀도로 설정된다. 부가적으로 고정밀도의 차동증폭회로를 별도로 마련할 필요가 없으므로, 전력소비가 작고 또한 간단한 구성으로 고성능을 실현할 수 있다.
도 25b는 본 발명의 회로방식과 도 22의 종래회로 방식 사이의 성능비교를 컴퓨터해석에 의해 구한 결과를 도시한 도면이다. 도 25b는 전원투입후의 출력전압의 상승시간을 전원전압에 대해 도시한 그래프이다. 상승시간은 출력전압이 전원투입후의 정상상태의 값의 90%에 도달하는 시간으로 정의된다. 부하용량의 값은 64M비트 DRAM용 비트선을 프리차지하기 위한 전원과 플레이트전극의 총합용량이다. 이 해석결과에서 알 수 있는 바와 같이, 본 중간전압 발생회로에 의하면, 상승시간은 도 23a의 실시예에 비해 약 반자리수만큼 단축된다. 본 중간전압 발생회로는 종래회로에 비해 약 반자리수 만큼 단축되는 시간에서 부하를 상승시킨다. 상술한 바와 같이, 푸시풀회로와 3상태버퍼를 조합하는 것에 의해 전압폴로워회로는 고속으로 입력에 추종하도록 마련된다. 전압설정 정밀도는 푸시풀회로에 의해 결정된다. 따라서, 이전의 실시예와 마찬가지로 입출력간 전압차는 매우 작은 값으로 감소된다.
상술한 실시예에 있어서, LSI의 대용량부하를 고속으로 구동하는 회로구성에 대해서 설명하였다. 그러나, 부하를 고속으로 구동하고자 하면, 부하의 충방전시에 생성된 과도전류는 큰 문제점으로 된다. 예를 들면, 64M비트 정도의 DRAM의 중간전압 발생회로의 부하용량은 115㎋정도로 된다. 이 부하가 5㎲의 동안에 전류1V로 구동될 때 흐르는 전류가 23㎃에 도달하면, 이것은 DRAM에 소비된 전류값과 일치된다. 부하가 아직 고속으로 구동되면, 주된 회로특성으로의 영향 예를 들면 전원선상에 발생되는 잡음과 구동신호선의 신뢰성은 저하하므로 바람직하지 않다. 일반적으로, 초고집적LSI 특히 메모리에서는 LSI전체를 동일종류의 여러개의 블럭으로 구성하고, 동작시에는 블럭의 일부를 활성화하도록 구성을 취하는 경우가 많다. 이러한 LSI에서는 다음에 설명하는 실시예를 사용하는 것이 유용하다.
도 26은 본 발명이 적용된 다이나믹 메모리(DRAM)의 중간전압 공급방식의 실시예를 도시한 도면이다. 도 26a에 있어서, MB0, MB1∼MBi는 (i+1)개의 메모리블럭, (60)∼(62)는 워드선 선택회로, (68)∼(70)은 각 메모리블럭에서의 중간전압 인출선, (76), (77)은 중간전압 발생회로, (74), (75)는 중간전압 발생회로에서 각 메모리블럭에 중간전압 HVC1, HVC2를 공급하는 신호선, (71)∼(73)은 2개의 신호선 중의 하나를 메모리블럭에 공급하도록 각 블럭내에 마련된 스위치를 나타낸다. 메모리블럭MB0은 메모리셀을 2차원적으로 배열한 메모리셀 어레이 MA0, 메모리셀에서 리드한 신호를 증폭하고 이 증폭된 신호를 외부회로로 출력하며 외부신호를 메모리셀에 라이트하는 입출력제어회로 블럭MC0 및 입출력회로(67)을 포함한다.
DL0,, DLj,는 메모리셀로 신호를 전송하는 데이타선, (63)은 축적캐패시터의 대향전극을 구성하는 플레이트전극, (64)는 비선택시에 데이타선을 중간전압레벨로 하기 위해 배치된 프리차지전압 공급선, PC는 프리차지 신호선, SA0∼SAj는 메모리셀에서 리드한 신호를 검지하고 증폭하는 센스앰프, (65), (66)은 입출력회로(67)과 각 데이타선 사이의 신호를 전송하는 한쌍의 공통 입출력선, IO0∼IOj는 어드레스 지정신호에 의해 선택된 한쌍의 데이타선과 한쌍의 공통 입출력선 사이의 접속을 제어하는 IO게이트를 나타낸다.
이하, (i+1)개의 메모리블럭중의 하나의 MB0만이 선택되고 동작상태로 된다고 가정한다. 이 때, 워드선 선택회로(60)에 의해 MA0중의 하나의 워드선이 선택되고 하이레벨로 변환된다. 동시에, 스위치(71)이 제어되어 중간전압 인출선(68)은 중간전압 공급용 신호선(75)에 접속된다. 비선택상태에 있어서 메모리블럭MB1∼MBi에서의 인출선(69), (70)은 중간전압을 공급하기 위한 신호선(74)에 접속된다. 이와 같이 하는 것에 의해, i개의 메모리블럭의 부하는 중간전압 발생회로(76)에 접속되며, 하나의 메모리블럭의 부하만이 중간전압 발생회로(77)에 접속된다. 예를 들면, i=15로 하면, 중간전압 발생회로(77)에 의해 구동되는 부하용량은 중간전압 발생회로(76)에 의해 구동되는 부하용량의 1/5로 된다. 따라서, 동일한 회로가 (76)과 (77)에 사용되어도 선택된 블럭MB0의 중간전압은 비선택블럭의 중간전압에 비해 15배 빠른 속도로 동작한다. 회로성능의 점에서는 비선택의 메모리블럭의 응답속도는 메모리의 성능과는 관계가 없다. 따라서, 메모리의 전체성능은 과도전류를 증대시키는 일 없이 개선된다.
도 26b는 메모리동작시에 전원전압이 변동하는 경우의 중간전압의 시각변화를 도시한 도면이다. 특히, 전압VCC가 시각t0에서 t2사이에서 하강한다고 가정한다. 또, 메모리블럭MB0이 시각t0에서 시각t1사이 및 시각t3이후에 선택되고, 메모리블럭MB1이 시각t1에서 시각t3사이에 선택된다. 블럭MB1이 시각t0에서 시각t1사이에 선택되지 않으므로 중간전압V(69)는 서서히 응답한다. 반대로, 블럭MB0이 선택되므로 중간전압V(68)은 고속으로 추종한다. 시각t1에서 블럭MB1이 선택되고 블럭MB0이 비선택상태로 전환될 때 다음에 V(69)는 설정할 전압을 향하여 빠르게 변화한다. 상술한 바와 같이, 본 실시예에 의하면, 다이나믹 메모리에서 중간전압과 같은 대용량부하를 과도전류를 거의 증대시키는 일 없이 실질적으로 고속으로 구동할 수 있다. 본 발명을 다이나믹 메모리에서의 중간전압에 적용한 실시예에 대해서 설명했지만, 본 발명은 이 실시예에 한정되지 않고 요지를 이탈하지 않는 범위에서 여러가지로 변경가능하다. 본 발명은 동작시에 일부가 활성화되는 집적회로에 일반적으로 적용할 수 있다.
상술한 바와 같이, 본 발명은 각 실시예에 있어서 상세하게 설명하였다. 그러나, 본 발명을 적용할 수 있는 범위는 이들 실시예에 한정되지 않는다. 예를 들면, 이제까지는 LSI가 CMOS 트랜지스터로 구성되는 경우를 주로 설명했지만, 본 발명은 예를 들면 바이폴라 트랜지스터를 사용한 LSI, 접합형 FET를 사용한 LSI, CMOS 트랜지스터와 바이폴라 트랜지스터를 조합한 Bi CMOS형 LSI 및 예를 들면 실리콘 이외에 갈륨비소로 제작된 기판상에 소자를 형성한 LSI에 그대로 적용할 수 있다.
본 실시예에서는 전류미러회로를 전류증폭회로로서 사용하였다. 그러나, 다른 전류증폭회로를 사용해도 된다. 상술한 바와 같이, 본 발명은 데이타선과 I/O선을 접속한 입출력제어회로를 메모리셀 어레이의 좌우에 교대로 배치하고 또한 데이타선과 I/O선 사이의 전달 임피던스를 리드동작을 수행하거나 또는 라이트동작을 수행하는데 따라서 변화시키는 회로구성을 갖는다. 이것에 의해, 본 발명의 메모리는 저전원전압에서도 안정하고 또한 고속으로 동작한다.
본 발명은 병렬테스트에도 적용할 수 있어 테스트시간을 크게 단축할 수 있다.
본 발명에 의하면, 워드선용 구동 트랜지스터가 로우 게이트전압레벨에서 동작하므로 전원전압이 감소하더라도 워드 드라이버로서 안정하게 동작한다. 전압변환회로는 데이타선 전압VL을 통상 데이타선전압VL보다 메모리셀의 스위칭 트랜지스터의 임계값전압VT분만큼 높은 전압레벨VCH로 승압한다. 워드 드라이버용 전원은 그 내부의 정류용 트랜지스터의 게이트전압을 드레인전압보다 임계값전압분만큼 높은 레벨로 설정한다. 전하의 역류를 방지할 수 있으므로 출력전압은 배전압 발생회로의 이론값인 2VL까지 상승된다. 각각 RC지연을 사용한 발진회로 및 타이밍발생회로를 사용하므로, 발진주파수 타이밍상호의 지연시간이 전원전압 변동에 대해 안정하게 된다. 따라서, 전압변환효율을 항상 최량의 상태로 유지할 수 있게 된다. 트랜지스터의 임계값을 3종류 선택하는 것에 의해 저전원전압에서의 안정화, 고속화 및 저소비전력화를 도모할 수 있다. 이것에 의해, 전원전압이 전지 1개분의 기전력이라도 안정하게 동작하는 반도체집적회로를 실현할 수 있다.
본 발명에 의하면, 초고집적 LSI에 있어서 높은 전압정밀도로 큰 부하용량을 고속으로 구동하는 회로구성 또는 큰 과도전류를 흐르게 하는 일 없이 큰 부하용량을 고속으로 구동하는 회로방식을 제공한다. 본 발명에 의하면, 예를 들면 트랜지스터의 임계값전압차가 0. 2V이면, 0. 75V의 기준출력전압은 약 1%변동하고, 종래회로에서 기준출력전압은 동일한 조건하에서 약 13% 변동한다. 즉, 본 발명에 의하면, 전압정밀도는 한자리수만큼 개선된다. 또한, 전원투입후의 출력전압의 상승시간이 종래회로에 비해 약 한 자리수 이상 개선되는 고속응답성이 얻어진다.

Claims (10)

  1. 신호증폭수단을 갖는 반도체장치로서,
    상기 신호증폭수단은
    신호원에 그의 게이트가 결합된 제1 도전형의 제1 MISFET를 포함하고 상기 신호원이 출력하는 전압신호를 제1 전류신호로 변환하는 전압/전류변환수단,
    상기 제1 전류신호를 전달하기 위한 신호선,
    상기 신호선을 전달한 제1 전류신호를 그의 소스-드레인경로에서 받는 제2 도전형의 제2 MISFET를 포함하고 상기 제1 전류신호를 제1 전압신호로 변환하는 전류/전압변환수단을 갖는 반도체장치.
  2. 제2항에 있어서,
    상기 전류/전압변환수단은 기준전압이 입력되는 제1 입력노드와 상기 신호선에 결합되는 제2 입력노드 및 상기 제1 전압신호를 출력하기 위한 출력노드를 갖는 차동증폭회로를 더 포함하고,
    상기 제2 MISFET의 드레인은 상기 제2 입력노드에 결합되고 그의 게이트가 상기 출력노드에 결합되는 반도체장치.
  3. 제2항 또는 제3항에 있어서,
    상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 반도체장치.
  4. 여러개의 데이타선과 여러개의 워드선의 교점에 마련된 여러개의 메모리셀,
    상기 여러개의 데이타선의 각각에 대응해서 마련되고 그의 게이트가 대응하는 데이타선에 접속된 제1 도전형의 여러개의 제1 MISFET,
    상기 여러개의 제1 MISFET의 각각에 대응해서 마련되고 한쪽끝이 대응하는 상기 제1 MISFET의 소스-드레인경로에 접속된 여러개의 제1 스위치,
    상기 여러개의 제1 스위치의 다른쪽끝에 공통으로 접속된 제1 신호선 및
    상기 신호선에 결합되는 증폭회로를 갖고,
    상기 여러개의 제1 MISFET의 각각은 대응하는 데이타선에서 리드된 상기 메모리셀로부터의 전압신호를 제1 전류신호로 변환하는 전압/전류변환수단이고,
    상기 증폭회로는 상기 여러개의 스위치중의 하나가 도통되는 것에 의해 상기 제1 신호선을 거쳐서 전달된 상기 제1 전류신호를 제1 전압신호로 변환해서 출력하기 위한 전류/전압변환수단을 더 포함하는 반도체장치.
  5. 제5항에 있어서,
    상기 전류/전압변환수단은
    기준전압이 입력되는 제1 입력노드와 상기 신호선에 결합되는 제2 입력노드 및 상기 제1 전압신호를 출력하기 위한 출력노드를 갖는 차동증폭회로 및
    상기 제2 입력노드에 드레인이 접속되고 상기 출력노드에 게이트가 결합되는 제2 도전형의 제2 MISFET를 포함하는 반도체장치.
  6. 제6항에 있어서,
    상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 반도체장치.
  7. 제5항에 있어서,
    상기 반도체장치는 상기 여러개의 데이타선의 각각에 대응해서 마련되고 드레인과 게이트가 교차결합된 한쌍의 N채널 MISFET와 한쌍의 P채널 MISFET를 각각 포함하는 여러개의 센스앰프를 더 포함하고,
    상기 메모리셀로부터의 신호의 리드시에 대응하는 상기 데이타선상에서 상기 메모리셀에서 리드된 신호가 상기 센스앰프에 의해 충분히 증폭되기 전에, 상기 여러개의 제1 스위치 중의 하나를 선택해서 상기 증폭회로로 리드신호를 전달하는 반도체장치.
  8. 제5항에 있어서,
    상기 반도체장치는
    상기 여러개의 데이타선의 각각에 대응해서 마련되고 드레인과 게이트가 교차결합된 한쌍의 N채널 MISFET와 한쌍의 P채널 MISFET를 각각 포함하는 여러개의 센스앰프,
    상기 여러개의 데이타선의 각각에 대응해서 마련되고 한쪽끝이 대응하는 상기 데이타선에 결합된 여러개의 제2 스위치,
    상기 여러개의 제2 스위치의 다른쪽끝에 공통으로 결합된 제2 신호선을 더 갖고,
    상기 제1 신호선은 상기 메모리셀로부터의 신호리드용으로 됨과 동시에 상기 제2 신호선은 상기 메모리셀로의 라이트용으로 되는 반도체장치.
  9. 제5항 내지 제8항 중의 어느 한항에 있어서,
    상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀인 반도체장치.
  10. 제5항 내지 제8항 중의 어느 한항에 있어서,
    상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀이고,
    상기 반도체장치에 외부에서 공급되는 전원전압은 1∼2V정도인 반도체장치.
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