JPH03237750A - 半導体集積回路用リードフレーム - Google Patents
半導体集積回路用リードフレームInfo
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- JPH03237750A JPH03237750A JP2034078A JP3407890A JPH03237750A JP H03237750 A JPH03237750 A JP H03237750A JP 2034078 A JP2034078 A JP 2034078A JP 3407890 A JP3407890 A JP 3407890A JP H03237750 A JPH03237750 A JP H03237750A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000007747 plating Methods 0.000 claims abstract description 110
- 229910000990 Ni alloy Inorganic materials 0.000 claims abstract description 10
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 26
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 abstract description 30
- 229910000881 Cu alloy Inorganic materials 0.000 abstract description 5
- 239000002253 acid Substances 0.000 abstract description 2
- 229920002379 silicone rubber Polymers 0.000 abstract description 2
- 229910020938 Sn-Ni Inorganic materials 0.000 abstract 1
- 229910008937 Sn—Ni Inorganic materials 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 206010040844 Skin exfoliation Diseases 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005554 pickling Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 238000009736 wetting Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000005416 organic matter Substances 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910001339 C alloy Inorganic materials 0.000 description 1
- 229910000829 Nisil Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 239000001273 butane Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- IJDNQMDRQITEOD-UHFFFAOYSA-N n-butane Chemical compound CCCC IJDNQMDRQITEOD-UHFFFAOYSA-N 0.000 description 1
- OFBQJSOFQDEBGM-UHFFFAOYSA-N n-pentane Natural products CCCCC OFBQJSOFQDEBGM-UHFFFAOYSA-N 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- MNWBNISUBARLIT-UHFFFAOYSA-N sodium cyanide Chemical compound [Na+].N#[C-] MNWBNISUBARLIT-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路用リードフレームに係り、特
に、製造工数を低減すると共に、品質を安定し信頼性を
高めるのに好適な半導体集積回路用リードフレームに関
するものである。
に、製造工数を低減すると共に、品質を安定し信頼性を
高めるのに好適な半導体集積回路用リードフレームに関
するものである。
［従来の技術１
まず、従来の半導体集積回路用リードフレーム（以下Ｉ
Ｃリードフレームという〉について、第３図及び第４図
を参照して説明する。
Ｃリードフレームという〉について、第３図及び第４図
を参照して説明する。
第３図は、−・膜内にＩＣリードフレームの構成を示す
平面図、第４図は、第３図のリードフレームを用いたＩ
Ｃパッケージの拡大断面図である。
平面図、第４図は、第３図のリードフレームを用いたＩ
Ｃパッケージの拡大断面図である。
第３図において、１はリードフレーム、２は外枠部、３
はアウターリード部、４はダムバー、５はインナーリー
ド部、７はＩＣチップｌｌｌ！置部、８はパイロットホ
ール、９は、リードフレーム全面の３ｎ−Ｎ＋（すず・
ニッケル〉合金めっき層、１０は、インナーリード先端
部のＡＣＩ（銀）めっき層を示す。
はアウターリード部、４はダムバー、５はインナーリー
ド部、７はＩＣチップｌｌｌ！置部、８はパイロットホ
ール、９は、リードフレーム全面の３ｎ−Ｎ＋（すず・
ニッケル〉合金めっき層、１０は、インナーリード先端
部のＡＣＩ（銀）めっき層を示す。
即ち、ＩＣリードフレームは、一般に、ＩＣチップ載置
部７、インナーリード部５、アウターリード部３、外枠
部２等から構成されている。
部７、インナーリード部５、アウターリード部３、外枠
部２等から構成されている。
ＩＣパッケージの製造方法は、第４図に示すように、Ｉ
Ｃチップ載置部７上にＩＣチップ１３をボンディングし
た後、ＩＣチップ１３の電極部とインナーリード５の先
端部６のＡＱめっき層１０とをＡｎ（金）等の極細線１
２でワイヤボンディングする。その後、モールド樹脂１
４でモールドされる。
Ｃチップ載置部７上にＩＣチップ１３をボンディングし
た後、ＩＣチップ１３の電極部とインナーリード５の先
端部６のＡＱめっき層１０とをＡｎ（金）等の極細線１
２でワイヤボンディングする。その後、モールド樹脂１
４でモールドされる。
更に、ＩＣパッケージをプリント基板上に取り付ける際
の接着性を良くするために、リードフレーム１の外枠部
２を切った後、アウターリード部３を含む部分に５ｎ−
Ｎｉ合金めっき層を介してはんだめっき層１１を設けて
ＩＣパッケージの完成品とする。
の接着性を良くするために、リードフレーム１の外枠部
２を切った後、アウターリード部３を含む部分に５ｎ−
Ｎｉ合金めっき層を介してはんだめっき層１１を設けて
ＩＣパッケージの完成品とする。
しかし、このような方法では、組立後に、アウター９〜
１部３を浸す溶融めっき時に２００℃を超える加熱を行
うため熱衝撃を受け、モールド樹脂に係るレジンモール
ドにクラックが発生する場合がある。又、この方法は生
産性も悪くコスト高になるものであった。更に、溶融め
っき時に使用するフラックスによりＩＣパッケージやア
ウターリード部等が汚染され、ＩＣの信頼性を低トさせ
る原因になっていた。
１部３を浸す溶融めっき時に２００℃を超える加熱を行
うため熱衝撃を受け、モールド樹脂に係るレジンモール
ドにクラックが発生する場合がある。又、この方法は生
産性も悪くコスト高になるものであった。更に、溶融め
っき時に使用するフラックスによりＩＣパッケージやア
ウターリード部等が汚染され、ＩＣの信頼性を低トさせ
る原因になっていた。
このような問題を解決するために、近年、インナーリー
ド部に八〇めっき層を形威し、且つ、アウターリード部
にＩＣパッケージを組立てる前にあらかじめはんだめっ
き層を設けたリードフレームが開発されている。
ド部に八〇めっき層を形威し、且つ、アウターリード部
にＩＣパッケージを組立てる前にあらかじめはんだめっ
き層を設けたリードフレームが開発されている。
又、これらの技術に関連するものとして、例えば特開昭
６０−１５０６５６号公報には、アウターリード部先端
部分にのみパラジウムめっきを施したリードフレームが
開示されているが、アウターリード部とインナーリード
部のいずれにもパラジウムめっきを施すことについては
示唆されていなかった。
６０−１５０６５６号公報には、アウターリード部先端
部分にのみパラジウムめっきを施したリードフレームが
開示されているが、アウターリード部とインナーリード
部のいずれにもパラジウムめっきを施すことについては
示唆されていなかった。
［発明が解決すべき課題］
上記従来技術のうち、特にあらかじめインナーリード部
にＡＯめっき層、アウターリード部にははんだめっき層
を設けたり−ドフレーｌいの製造工程には、次の２種類
がある。
にＡＯめっき層、アウターリード部にははんだめっき層
を設けたり−ドフレーｌいの製造工程には、次の２種類
がある。
第１の製造工程は、インナーリード５の先端部６にＡｇ
めっき層１０を設け、その後、アウターリード部３には
んだめっきを行う方法である。
めっき層１０を設け、その後、アウターリード部３には
んだめっきを行う方法である。
しかし、この方法は、ＡＱめっき後にはんだめっきを行
うので、八〇めっき面がはんだめっき中の有機物等によ
り汚染され接着性が低下し、ＩＣの信頼性を低下させる
。このため、接着性を良くするには、ＡＱめっき面を２
μｍ以上も剥離しなければならず、剥離液の寿命が短く
、経済的には不利であった。又、外観がＡｇの過剰距離
によって悪化する問題があった。
うので、八〇めっき面がはんだめっき中の有機物等によ
り汚染され接着性が低下し、ＩＣの信頼性を低下させる
。このため、接着性を良くするには、ＡＱめっき面を２
μｍ以上も剥離しなければならず、剥離液の寿命が短く
、経済的には不利であった。又、外観がＡｇの過剰距離
によって悪化する問題があった。
第２の製造工程は、リードフレーム１のアウターリード
部３に、まずはんだめっき層１１を設け、その後、ＡＯ
めつきの密着性を向上するための銅ストライクめっきを
施した。次に、インナーリード５の先端部６にのみＡｇ
めっき層１０を設け、はんだ上のＣｕストライクめっき
を除去するようにＣｕストライクめっきの剥離を行う方
法である。
部３に、まずはんだめっき層１１を設け、その後、ＡＯ
めつきの密着性を向上するための銅ストライクめっきを
施した。次に、インナーリード５の先端部６にのみＡｇ
めっき層１０を設け、はんだ上のＣｕストライクめっき
を除去するようにＣｕストライクめっきの剥離を行う方
法である。
しかし、この剥離に際し、剥離液中に溶は込んだｊ’ｌ
イオン、或いは、めっき時にマスク側面からにじむＡｇ
めっき液のために、はんだ上にＡＱが置換析出し、はん
だ外観を悪くするという問題があった。
イオン、或いは、めっき時にマスク側面からにじむＡｇ
めっき液のために、はんだ上にＡＱが置換析出し、はん
だ外観を悪くするという問題があった。
本発明は、上記従来技術の問題点を解決するためになさ
れたもので、生産性が良く、コスト低減が可能であると
共に、良好な接着性、はんだ付は性を有し、且つ外観も
良く、信頼性の高い半導体集積回路用リードフレームを
提供することをその目的とするものである。
れたもので、生産性が良く、コスト低減が可能であると
共に、良好な接着性、はんだ付は性を有し、且つ外観も
良く、信頼性の高い半導体集積回路用リードフレームを
提供することをその目的とするものである。
［Ｘｌｌｌ題を解決するための手段］
上記目的を達成するために、本発明に係る半導体集積回
路用リードフレームの構成は、ＩＣチップ載四部、イン
ナーリード部、アウターリード部、及び外枠部からなる
半導体集積回路用リードフレームにおいて、前記リード
フレーム全面にニッケル合金下地めっき層を設け、この
うち、前記インナーリード部と前記アウターリード部と
に、前記ニッケル合金下地めっき層を介してパラジウム
めっき層を設けてなるものである。
路用リードフレームの構成は、ＩＣチップ載四部、イン
ナーリード部、アウターリード部、及び外枠部からなる
半導体集積回路用リードフレームにおいて、前記リード
フレーム全面にニッケル合金下地めっき層を設け、この
うち、前記インナーリード部と前記アウターリード部と
に、前記ニッケル合金下地めっき層を介してパラジウム
めっき層を設けてなるものである。
尚、本発明を開発した技術思想は、良好な接着性（ワイ
ヤボンディング性）を維持したまま、はんだ付は性（は
んだ濡れ性）も良い従来のＡｇめっき及びはんだめりき
投割をＰｄ（パラジウム）めっきで−気に達成しようと
したものであり、高価なＰｄを部分めっきしたものであ
る。
ヤボンディング性）を維持したまま、はんだ付は性（は
んだ濡れ性）も良い従来のＡｇめっき及びはんだめりき
投割をＰｄ（パラジウム）めっきで−気に達成しようと
したものであり、高価なＰｄを部分めっきしたものであ
る。
技術的手段をより詳しく述べれば次の通りである。
Ｐｄめつきの厚みは、後述する実施例のように検討の結
果、０．１μｍ以上あれば、接着性、はんだ付は性が良
好であることが確められた。
果、０．１μｍ以上あれば、接着性、はんだ付は性が良
好であることが確められた。
又、リードフレーム材としてはＣｕ合金、「Ｃ合金が用
いられる。そして、低コスト化を図るためには、リード
フレーム全面のうち、インナーリード部とアウターリー
ド部にのみ部分的にＰｄめっき層を設けるようにした。
いられる。そして、低コスト化を図るためには、リード
フレーム全面のうち、インナーリード部とアウターリー
ド部にのみ部分的にＰｄめっき層を設けるようにした。
Ｐ ｄめつき膜は、Ａｕ線による接着性（ワイヤボンデ
ィング性）が良く、且つ、はんだ付は性が良いため、リ
ードフレーム上にｐｄめっき膜を設けるだけで、従来の
インナーリード部のＡｇめつき及びアウターリード部の
はんだめっきの代替となり得るものである。
ィング性）が良く、且つ、はんだ付は性が良いため、リ
ードフレーム上にｐｄめっき膜を設けるだけで、従来の
インナーリード部のＡｇめつき及びアウターリード部の
はんだめっきの代替となり得るものである。
［作用］
上記の従来的手段による働きは次の通りである。
本発明の要旨は、リードフレーム全面のうち、部分的（
選択的）にインナーリード部と７ウタ一リード部の両方
にＰｄめっき層を設けたことにある。
選択的）にインナーリード部と７ウタ一リード部の両方
にＰｄめっき層を設けたことにある。
従って、本発明では、先に述べた従来技術の第１の’ｌ
’Ｊ造工程における八〇めっき面の剥離処理、或いは、
第２の＠Ｉ造工程におけるＣｕストライクめっきの施行
及びその剥離処理が省略でき、製造二［程における大幅
な時間短縮が実現できた。それと同時に、接着性（ワイ
ヤボンディング性）、はんだ付は性、及び外観の面で優
れた、安定した品質のリードフレームの生産が可能にな
った。
’Ｊ造工程における八〇めっき面の剥離処理、或いは、
第２の＠Ｉ造工程におけるＣｕストライクめっきの施行
及びその剥離処理が省略でき、製造二［程における大幅
な時間短縮が実現できた。それと同時に、接着性（ワイ
ヤボンディング性）、はんだ付は性、及び外観の面で優
れた、安定した品質のリードフレームの生産が可能にな
った。
［実施例］
以下、本発明の各実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は、本発明の−・実施例に係るリードフレームを
用いたＩＣパッケージの拡大断面図、第２図は、リード
フレームの製造に用いるマスクの平面図である。
用いたＩＣパッケージの拡大断面図、第２図は、リード
フレームの製造に用いるマスクの平面図である。
第１図において、第４図と同−符８のものは従来技術と
同等であるから、その説明を省略する。
同等であるから、その説明を省略する。
又、以下の実験説明の対象となるＩＣリードフレームの
形状は第３図と同等である。
形状は第３図と同等である。
実施例１
Ｃｕ合金リードフレームに、耐酸性改善のためニッケル
合金下地めっき層に係る５ｎ−Ｎｉめっき層を約０．２
μｍ設けたリードフレームの全面に密着性向上のために
ｐｄストライクめっき層を設けた。めっき条件は次の通
りである。
合金下地めっき層に係る５ｎ−Ｎｉめっき層を約０．２
μｍ設けたリードフレームの全面に密着性向上のために
ｐｄストライクめっき層を設けた。めっき条件は次の通
りである。
Ｐｄストライクめっき液：パラデツクスストライクＩＩ
（ＥＥＪＡ社） 金属Ｐｄ澹度 ： ０．５（１）／ｊ温 度
： ４０℃ 電流密度 ： ５Ａ／ｄｍ２ アノード ： 白金めつきチタン板その後、第２図
に示すようなシリコンゴム製のマスク１５を用いて、ハ
ツチングで示すアウターリード開口部１６、インナーリ
ード開口部１７を介して、アウターリード部３とインナ
ーリード部５とに、第１図に示すｌ） ｄめっき層１８
を設けた。
（ＥＥＪＡ社） 金属Ｐｄ澹度 ： ０．５（１）／ｊ温 度
： ４０℃ 電流密度 ： ５Ａ／ｄｍ２ アノード ： 白金めつきチタン板その後、第２図
に示すようなシリコンゴム製のマスク１５を用いて、ハ
ツチングで示すアウターリード開口部１６、インナーリ
ード開口部１７を介して、アウターリード部３とインナ
ーリード部５とに、第１図に示すｌ） ｄめっき層１８
を設けた。
Ｐｄめつき１Ｉｉ１Ｂの厚みは、０．０１．０．０５゜
０．１，１．３μｍの各種を作って実験比較した。
０．１，１．３μｍの各種を作って実験比較した。
めっき厚は蛍光Ｘ線膜厚計で測定した。めっき条件は次
の通りである。
の通りである。
Ｐｄめつき液：パラデツクス１１０（ＥＬ：ＪＡ社）金
属ｐｄ濃度：２５ｇ／Ｊ） 温 度 二 ６０℃ 電流密度 ：２Δ／ｄｍ２ アノード ：白金めつきブタン板 次に、比較例１として、従来技術であるＣｕ合金リード
フレームに約０．２μｍの５ｎ−Ｎｉめっき層を設けた
リードフレームにおけるアウターリード部にはんだめっ
き層を設けた。めっき条件は次の通りである。
属ｐｄ濃度：２５ｇ／Ｊ） 温 度 二 ６０℃ 電流密度 ：２Δ／ｄｍ２ アノード ：白金めつきブタン板 次に、比較例１として、従来技術であるＣｕ合金リード
フレームに約０．２μｍの５ｎ−Ｎｉめっき層を設けた
リードフレームにおけるアウターリード部にはんだめっ
き層を設けた。めっき条件は次の通りである。
はんだめっき液：ソルダレックスＥ ＣＥＥＪＡ社）（
Ｓｎ７０％、Ｐｄ３０％〉 温 度 ＝ ２５℃ 電流密度 ： ３０Ａ／ｄｍ２ アノード ： 白金めつきチタン板次に、／ｌめつ
きの１１９Ｗｉｌｔ性を向上するために、Ｃｕストライ
クめっきを行った。めっき条件は次の通りである。
Ｓｎ７０％、Ｐｄ３０％〉 温 度 ＝ ２５℃ 電流密度 ： ３０Ａ／ｄｍ２ アノード ： 白金めつきチタン板次に、／ｌめつ
きの１１９Ｗｉｌｔ性を向上するために、Ｃｕストライ
クめっきを行った。めっき条件は次の通りである。
ＣｎＣＮ ： ２０ｏ／Ｊ
ＫＣＮ ： ４４Ｑ／１ 、ロッセル塩：
４０Ｑ／Ａ、 温度：５５℃ 電流密度 ： ２Ａ／ｄｍ２ アノード ： ステンレス板 その後、インナーリード先端部にＡｑめっき層を設けた
。めっき条件は次の通りである。
４０Ｑ／Ａ、 温度：５５℃ 電流密度 ： ２Ａ／ｄｍ２ アノード ： ステンレス板 その後、インナーリード先端部にＡｑめっき層を設けた
。めっき条件は次の通りである。
Ａｏめっき液ニジルバージェット２２０（メルテックス
社） 金属ＡＣＩＩＩ１１度 ： ６５ｏ／ｎ温 度
＝ ６５℃ 電流密度 ： ６０Ａ／ｄｍ２ アノード ： 白金めっきチタン板最後に、インナ
ーリード部側面に析出したＡＱ及びＣｕストライクめっ
きの剥離処理を行って除去した。剥離条件は次の通りで
ある。
社） 金属ＡＣＩＩＩ１１度 ： ６５ｏ／ｎ温 度
＝ ６５℃ 電流密度 ： ６０Ａ／ｄｍ２ アノード ： 白金めっきチタン板最後に、インナ
ーリード部側面に析出したＡＱ及びＣｕストライクめっ
きの剥離処理を行って除去した。剥離条件は次の通りで
ある。
剥離剤 ：エンストリップＳ
（メルテックス社）３０ａ／ｊ
ＮａＣＮ ：５０Ｑ／ｆＪ
温 度 ： ４０℃
剥離処理時間：２０秒
次に比較例２として、５ｎ−Ｎｉめっきを０．２μｍ設
けた銅合金リードフレームに、まずインナーリード先端
部にＡＱめっきを設け、次にアウターリード部にはんだ
めっきを設けた。そして最後にＡＱめっき向上に付着し
た。はんだめっき液中の有機物除去のためにＡＯを２μ
ｍ剥離した。めっき及び剥離条件は先の比較例１で示し
たものと同等である。
けた銅合金リードフレームに、まずインナーリード先端
部にＡＱめっきを設け、次にアウターリード部にはんだ
めっきを設けた。そして最後にＡＱめっき向上に付着し
た。はんだめっき液中の有機物除去のためにＡＯを２μ
ｍ剥離した。めっき及び剥離条件は先の比較例１で示し
たものと同等である。
このようにして得た本発明に係る実施例のリードフレー
ムと従来技術に係る比較例１、比較例２の特性を試験（
実験〉して比較した。
ムと従来技術に係る比較例１、比較例２の特性を試験（
実験〉して比較した。
比較項目は、接着性（ワイヤボンディング性）、はんだ
付は性（はんだ濡れ性〉、及びリードフレーム外観であ
り、その実験結果を第１表に示す。
付は性（はんだ濡れ性〉、及びリードフレーム外観であ
り、その実験結果を第１表に示す。
各テスト項目の条件は次の通りである。
接着性（ワイヤボンディング性）の試験は、１７５℃の
温度で超音波を併用して行い、全ショツト数に対する不
圧着数の割合で評価した。
温度で超音波を併用して行い、全ショツト数に対する不
圧着数の割合で評価した。
はんだ濡れ時間：１７５℃Ｘ８ｈ加熱後リードフレーム
使用 （組立工程時の加熱条件を模擬した〉 はんだ浴温 ：２３５℃ はんだ組成 ６：４ ０ジンフラツクス使用 第 １ 表 刀１表から、本実施例（本発明例）のリードフレームは
、Ｐｄめりき７％が０．１μｍ以上の場合、比較例１、
比較例２に比べ、夫々リードフレーム外観、接着性に優
れていることがわかった。
使用 （組立工程時の加熱条件を模擬した〉 はんだ浴温 ：２３５℃ はんだ組成 ６：４ ０ジンフラツクス使用 第 １ 表 刀１表から、本実施例（本発明例）のリードフレームは
、Ｐｄめりき７％が０．１μｍ以上の場合、比較例１、
比較例２に比べ、夫々リードフレーム外観、接着性に優
れていることがわかった。
又、１７５℃ｘａｈ加熱後にメニスコグラフによりはん
だ濡れ時間を測定した。本実施例のリードフレームはＰ
ｄめっき厚が０．０５μｍ以上あれば比較例１．２にく
らべ、濡れ時間が更に短くなることが示された。
だ濡れ時間を測定した。本実施例のリードフレームはＰ
ｄめっき厚が０．０５μｍ以上あれば比較例１．２にく
らべ、濡れ時間が更に短くなることが示された。
実施例２
４２％Ｎ１合金（Ｆｅ−１２％Ｎｉ）にＰｄストライク
めっきを設け、その後Ｐｄめっきを０．０１〜３μｍ設
けた。めっき厚は蛍光ＸＷＡ膜厚計で測定した。各めっ
き条件は先の実施例１と同様である。
めっきを設け、その後Ｐｄめっきを０．０１〜３μｍ設
けた。めっき厚は蛍光ＸＷＡ膜厚計で測定した。各めっ
き条件は先の実施例１と同様である。
次に、比較例３として、４２％Ｎ：合金リードフレーム
のアウターリード部に、まずはんだめっきを設け、次に
インナーリード部にＡＱめっきを設けたリードフレーム
を作製した。めっき条件及びその他の作成条件は実施例
１の場合と同様である。
のアウターリード部に、まずはんだめっきを設け、次に
インナーリード部にＡＱめっきを設けたリードフレーム
を作製した。めっき条件及びその他の作成条件は実施例
１の場合と同様である。
このようにして得た本実施例（本発明例〉のリードフレ
ームと比較例３のリードフレームとの特性を比較した結
果を第２表に示す。比較項目のテスト条件は実施例１と
同様である。
ームと比較例３のリードフレームとの特性を比較した結
果を第２表に示す。比較項目のテスト条件は実施例１と
同様である。
第
表
第２表から、本実施例のリードフレームは、Ｐｄめっき
下地が４２％Ｎｉ合金の時でも、実施例１の場合と同様
にＰｄめつき厚が０．０５μｍ以上にａ３いて優れた接
着性（ワイヤボンディング性）、はんだ付は性（はんだ
濡れ性）、及び外観を示すことがわかる。
下地が４２％Ｎｉ合金の時でも、実施例１の場合と同様
にＰｄめつき厚が０．０５μｍ以上にａ３いて優れた接
着性（ワイヤボンディング性）、はんだ付は性（はんだ
濡れ性）、及び外観を示すことがわかる。
上記の各実施例によれば、接着性、はんだ付は性、外観
に優れたリードフレームが得られる。
に優れたリードフレームが得られる。
先に詳述したように、従来は、ＡＱめっき後に溶融はん
だ、又は電気めっきを行っていた。しかし、この方法は
熱衝撃によるモールド樹脂のクラック発生、フラックス
の汚染によるｔＣ信頼性の低下、生産性の悪さ等の問題
があった。
だ、又は電気めっきを行っていた。しかし、この方法は
熱衝撃によるモールド樹脂のクラック発生、フラックス
の汚染によるｔＣ信頼性の低下、生産性の悪さ等の問題
があった。
又、予じめのインナーリード部にＡＱめっき、アウター
リード部にはんだめっきを設けたリードフレームも開発
されてきた。しかし、これは下記のように製造工程が複
雑なうえ、インナーリード部とアウターリード部という
機能部へ２種類のめっきを設けるものであるため、外観
と特性を共に満足させることが困難であった。
リード部にはんだめっきを設けたリードフレームも開発
されてきた。しかし、これは下記のように製造工程が複
雑なうえ、インナーリード部とアウターリード部という
機能部へ２種類のめっきを設けるものであるため、外観
と特性を共に満足させることが困難であった。
従来技術
＜１） ｍ脂→酸洗い一◆はんだめつき→ＣＬＩスト
ライクめつき→ＡＵスポットめっき・→ＣＬＪストライ
クめつき、ｌｌｊ剥離→水洗い→乾燥（２）樹脂→酸洗
い→Ｃｕストライクめつき→ＡＯスポットめつき→はん
だめつき→Ａ０面洗浄→水洗い→乾燥 本実施例（本発明例） 樹脂→酸洗い−＞ ｐ ｄストライクめつき→Ｐｄめつ
き 本実施例は、Ｐｄめつき１種類で、従来のＡＱめっきと
はんだめっきの働きを行うものであり、しかも部分めっ
きなのでコスト低減を計ることができる。
ライクめつき→ＡＵスポットめっき・→ＣＬＪストライ
クめつき、ｌｌｊ剥離→水洗い→乾燥（２）樹脂→酸洗
い→Ｃｕストライクめつき→ＡＯスポットめつき→はん
だめつき→Ａ０面洗浄→水洗い→乾燥 本実施例（本発明例） 樹脂→酸洗い−＞ ｐ ｄストライクめつき→Ｐｄめつ
き 本実施例は、Ｐｄめつき１種類で、従来のＡＱめっきと
はんだめっきの働きを行うものであり、しかも部分めっ
きなのでコスト低減を計ることができる。
［発明の効果］
以上詳細に説明したように、本発明によれば、生産性が
良く、コスト低減が可能であると共に、良好な接着性、
はんだ付は性を有し、且つ外観も良く、信頼性の高い半
導体集積回路用リードフレーム（ＩＣリードフレーム）
を提供することができる。
良く、コスト低減が可能であると共に、良好な接着性、
はんだ付は性を有し、且つ外観も良く、信頼性の高い半
導体集積回路用リードフレーム（ＩＣリードフレーム）
を提供することができる。
第１図は、本発明の一実施例に係るリードフレームを用
いたＩＣパッケージの拡大断面図、第２図は、リードフ
レーム製造に用いるマスクの平面図、第３図は、−膜内
なＩＣリードフレームの構成を示す平面図、第４図は、
第３図のリードフレームを用いたＩＣパッケージの拡大
断面図である。 １：リードフレーム、 ２：外枠部、 ３：アウターリード部、 ５：インナーリード、 ７：ＩＣチップ載置部、 ９：５ｎ−Ｎｉ合金めっき層 １３：ＩＣチップ、 １８ ： Ｐｄめつき層。 ％ 日 第 凶 鴇 国 冨 目
いたＩＣパッケージの拡大断面図、第２図は、リードフ
レーム製造に用いるマスクの平面図、第３図は、−膜内
なＩＣリードフレームの構成を示す平面図、第４図は、
第３図のリードフレームを用いたＩＣパッケージの拡大
断面図である。 １：リードフレーム、 ２：外枠部、 ３：アウターリード部、 ５：インナーリード、 ７：ＩＣチップ載置部、 ９：５ｎ−Ｎｉ合金めっき層 １３：ＩＣチップ、 １８ ： Ｐｄめつき層。 ％ 日 第 凶 鴇 国 冨 目
Claims (1)
- １、ＩＣチップ載置部、インナーリード部、アウターリ
ード部、及び外枠部からなる半導体集積回路用リードフ
レームにおいて、前記リードフレーム全面にニッケル合
金下地めっき層を設け、このうち、前記インナーリード
部と前記アウターリード部とに、前記ニッケル合金下地
めつき層を介してパラジウムめつき層を設けてなること
を特徴とする半導体集積回路用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034078A JPH03237750A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034078A JPH03237750A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237750A true JPH03237750A (ja) | 1991-10-23 |
Family
ID=12404228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034078A Pending JPH03237750A (ja) | 1990-02-15 | 1990-02-15 | 半導体集積回路用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237750A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150712A (en) * | 1998-01-09 | 2000-11-21 | Sony Corporation | Lead frame for semiconductor device, and semiconductor device |
| US6207298B1 (en) * | 1997-12-25 | 2001-03-27 | Japan Solderless Terminal Mfg. Co., Ltd. | Connector surface-treated with a Sn-Ni alloy |
| JP2001185670A (ja) * | 1999-12-10 | 2001-07-06 | Texas Instr Inc <Ti> | リードフレームとその製法 |
| US6376901B1 (en) * | 1999-06-08 | 2002-04-23 | Texas Instruments Incorporated | Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication |
| WO2005007208A1 (ja) | 2003-07-17 | 2005-01-27 | Gunze Limited | 自動縫合器用縫合補綴材 |
| JP2008113048A (ja) * | 2008-02-04 | 2008-05-15 | Mitsui High Tec Inc | リードフレームの製造方法 |
-
1990
- 1990-02-15 JP JP2034078A patent/JPH03237750A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207298B1 (en) * | 1997-12-25 | 2001-03-27 | Japan Solderless Terminal Mfg. Co., Ltd. | Connector surface-treated with a Sn-Ni alloy |
| US6150712A (en) * | 1998-01-09 | 2000-11-21 | Sony Corporation | Lead frame for semiconductor device, and semiconductor device |
| US6376901B1 (en) * | 1999-06-08 | 2002-04-23 | Texas Instruments Incorporated | Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication |
| JP2001185670A (ja) * | 1999-12-10 | 2001-07-06 | Texas Instr Inc <Ti> | リードフレームとその製法 |
| WO2005007208A1 (ja) | 2003-07-17 | 2005-01-27 | Gunze Limited | 自動縫合器用縫合補綴材 |
| US8177797B2 (en) | 2003-07-17 | 2012-05-15 | Gunze Limited | Suture reinforement material for automatic suturing device |
| JP2008113048A (ja) * | 2008-02-04 | 2008-05-15 | Mitsui High Tec Inc | リードフレームの製造方法 |
| JP4648953B2 (ja) * | 2008-02-04 | 2011-03-09 | 株式会社三井ハイテック | リードフレームの製造方法 |
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