JPH03237539A - Electronic disk device - Google Patents
Electronic disk deviceInfo
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- JPH03237539A JPH03237539A JP2034137A JP3413790A JPH03237539A JP H03237539 A JPH03237539 A JP H03237539A JP 2034137 A JP2034137 A JP 2034137A JP 3413790 A JP3413790 A JP 3413790A JP H03237539 A JPH03237539 A JP H03237539A
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- bit
- circuit
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- syndrome
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子ディスク装置に関し、特に誤り訂正回路を
有する電子ディスク装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an electronic disk device, and particularly to an electronic disk device having an error correction circuit.
従来の電子ディスク装置は、ＲＯＭを使用せずに、論理
回路を使用した誤り訂正回路を有している。A conventional electronic disk device has an error correction circuit using a logic circuit without using a ROM.
従来の電子ディスク装置は、２ビットの誤り訂正を行っ
た場合に、誤り訂正回路のハードウェアが非常に大きく
なり、極めて高価になるという欠点を有している。Conventional electronic disk devices have the disadvantage that when 2-bit error correction is performed, the hardware of the error correction circuit becomes very large and extremely expensive.
本発明の電子ディスク装置は、データ及びＥＣＣの格納
を行うメモリ回路と、前記メモリ回路から読出したデー
タ及びＥＣＣからシンドロームを生成するシンドローム
生成回路と、そのシンドロームをアドレスとして与える
事により１ビット目の誤り位置を出力する第１のシンド
ローム変換ＲＯＭと、そのシンドロームをアドレスとし
て与える事により２ビット目の誤り位置を出力する第２
のシンドローム変換ＲＯＭと、前記第１のシンドローム
変換ＲＯＭの出力を受けて１ビット目の誤り位置を検出
する第１の誤り位置デコード回路と、前記第２のシンド
ローム変換ＲＯＭの出力を受けて２ビット目の誤り位置
を検出する第２の誤り位置デコード回路と、前記第１の
デコード回路の出力及び前記第２のデコード回路の出力
に対する論理和を出力するＯＲ回路と、前記メモリ回路
から読み出したデータ及び前記ＯＲ回路の出力に対する
排他的論理和を出力するＸＯＲ回路とを有している。The electronic disk device of the present invention includes a memory circuit that stores data and ECC, a syndrome generation circuit that generates a syndrome from the data and ECC read from the memory circuit, and a syndrome that generates a syndrome from the first bit by giving the syndrome as an address. A first syndrome conversion ROM outputs the error position, and a second syndrome conversion ROM outputs the second bit error position by giving the syndrome as an address.
a syndrome conversion ROM; a first error position decoding circuit that receives the output of the first syndrome conversion ROM and detects the error position of the first bit; and a syndrome conversion ROM that receives the output of the second syndrome conversion ROM and detects the error position of the first bit; a second error position decoding circuit for detecting the error position of the eye; an OR circuit for outputting a logical sum of the output of the first decoding circuit and the output of the second decoding circuit; and data read from the memory circuit. and an XOR circuit that outputs an exclusive OR of the output of the OR circuit.
そして、前記メモリ回路より読み出されたデータ及びＥ
ＣＣは、前記シンドローム生成回路に入力され、シンド
ロームが生成される。そして、前記第１のシンドローム
変換ＲＯＭと前記第２のシンドローム変換ＲＯＭとに、
前記シンドローム生成回路により生成されたシンドロー
ムをアドレスとして与える事により、前記第１のシンド
ローム変換ＲＯＭからは、１ビット目の誤りが有るアド
レスの時には誤りのビット位置を、誤りが無いアドレス
の時には前記メモリ回路より読み出されたデータビット
幅より大きな値を１ビット目の誤り位置として出力する
。同様に、前記第２のシンドローム変換ＲＯＭからは、
２ビット目の誤りが有るアドレスの時には誤りのビット
位置を、誤りが無いアドレスの時には前記メモリ回路よ
り読み出されたデータビット幅より大きな値を２ビット
目の誤り位置として出力する。Then, the data read from the memory circuit and E
The CC is input to the syndrome generation circuit, and a syndrome is generated. and the first syndrome conversion ROM and the second syndrome conversion ROM,
By giving the syndrome generated by the syndrome generating circuit as an address, the first syndrome conversion ROM will output the bit position of the error when the address has an error in the first bit, and the memory when the address has no error. A value larger than the data bit width read out from the circuit is output as the first bit error position. Similarly, from the second syndrome conversion ROM,
When the address has an error in the second bit, the bit position of the error is output, and when the address has no error, a value larger than the data bit width read from the memory circuit is output as the error position of the second bit.
次に、１ビット目の誤り位置を前記第１の誤り位置デコ
ード回路に入力することにより、１ビット目の誤り位置
が前記メモリ回路より読み出されたデータビット幅より
大きければ誤りなしとし、全ビットが０″のデータビッ
ト幅と同じビット幅の信号を出力し、データビット幅以
下であれば１ビット目の誤り位置のビットのみが“１”
で他のビットは“０”のデータビット幅に同じビット幅
の信号を出力する。Next, by inputting the error position of the first bit to the first error position decoding circuit, if the error position of the first bit is larger than the data bit width read from the memory circuit, it is determined that there is no error, and all Outputs a signal with the same bit width as the data bit width when the bit is 0'', and if it is less than the data bit width, only the bit at the 1st bit error position is “1”
The other bits output signals with the same bit width as the data bit width of "0".
同様に、２ビット目の誤り位置を前記第２の誤り位置デ
コード回路１に入力することにより、２ビット目の誤り
位置が前記メモリ回路より読み出されたデータビット幅
より大きければ誤り無しとし、全ビットが““０”のデ
ータビット幅に同じビット幅の信号を出力し、データビ
ット幅以下であれば２ビット目の誤り位置のビットのみ
が“１”で他のビットは“０″のデータビット幅に同じ
ビット幅の信号を出力する。Similarly, by inputting the error position of the second bit to the second error position decoding circuit 1, if the error position of the second bit is larger than the data bit width read from the memory circuit, it is determined that there is no error; A signal with the same bit width as the data bit width where all bits are “0” is output, and if it is less than the data bit width, only the bit at the second bit error position is “1” and the other bits are “0”. Outputs a signal with the same bit width as the data bit width.
そこで、前記第１の誤り位置デコード回路より出力され
た信号と前記第２の誤り位置デコード回路より出力され
た信号とを、前記ＯＲ回路に入力する事により、１ビッ
ト目の誤り位置と２ビット目の誤り位置とのビットのみ
が“１”で他のビットは“０”の信号が出力される。さ
らに、前記メモリ回路より読み出されたデータと前記Ｏ
Ｒ回路より出力された信号とを前記ＸＯＲ回路に入力す
る事により、前記メモリ回路から読み出されたデータの
２ビットまでの誤りを訂正する。Therefore, by inputting the signal output from the first error position decoding circuit and the signal output from the second error position decoding circuit to the OR circuit, the first bit error position and the second bit A signal is output in which only the bit corresponding to the eye error position is "1" and the other bits are "0". Furthermore, the data read from the memory circuit and the O
By inputting the signal output from the R circuit to the XOR circuit, errors in up to 2 bits of data read from the memory circuit are corrected.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の電子ディスク装置の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of an electronic disk device of the present invention.
第１図に示す本実施例のメモリ回路ｌは、データ及びＥ
ＣＣを格納しており、誤り訂正回路２は、データ及びＥ
ＣＣからシンドロームを生成するシンドローム生成回路
２１と、シンドロームをアドレスとして与える事により
１ビット目の誤り位置を出力する第１のシンドローム変
換ＲＯＭ２２と、シンドロームをアドレスとして与える
事により２ビット目の誤り位置を出力する第２のシンド
ローム変換ＲＯＭ２３と、１ビット目の誤り位置を検出
する第１の誤り位置デコード回路２４と、２ビット目の
誤り位置を検出する第２の誤り位置デコード回路２５と
、２つの入力データの論理和を出力するＯＲ回路２６と
、２つの入力データの排他的論理和を出力するＸＯＲ回
路２７とを有している。The memory circuit l of this embodiment shown in FIG.
The error correction circuit 2 stores data and E
A syndrome generation circuit 21 generates a syndrome from CC, a first syndrome conversion ROM 22 outputs the error position of the first bit by giving the syndrome as an address, and a first syndrome conversion ROM 22 outputs the error position of the second bit by giving the syndrome as an address. A second syndrome conversion ROM 23 that outputs, a first error position decoding circuit 24 that detects the error position of the first bit, and a second error position decoding circuit 25 that detects the error position of the second bit. It has an OR circuit 26 that outputs the logical sum of input data, and an XOR circuit 27 that outputs the exclusive logical sum of two input data.
そして、メモリ回路１より読み出されたデータ及びＥＣ
Ｃは、シンドローム生成回路２１に入力され、シンドロ
ームが生成される。第１のシンドローム変換ＲＯＭ２２
と第２のシンドローム変換ＲＯＭ２３とに、シンドロー
ム生成回路２１にまり生成されたシンドロームをアドレ
スとして与える事により、第１のシンドローム変換ＲＯ
Ｍ２２からは、１ビット目の誤りが有るアドレスの時に
は誤りのビット位置を、誤りが無いアドレスの時にはメ
モリ回路１より読み出されたデータビット幅より大きな
値を１ビット目の誤り位置として出力する。同様に第２
のシンドローム変換ＲＯＭ２３からは、２ビット目の誤
りが有るアドレスの時には誤りのビット位置を、誤りが
無いアドレスの時にはメモリ回路ｌより読み出されたデ
ータビット幅より大きな値を２ビット目の誤り位置とし
て出力する。Then, the data read from the memory circuit 1 and the EC
C is input to the syndrome generation circuit 21, and a syndrome is generated. First syndrome conversion ROM22
By giving the syndrome generated by the syndrome generation circuit 21 as an address to the first syndrome conversion ROM 23 and the second syndrome conversion ROM 23, the first syndrome conversion RO
M22 outputs the error bit position when the address has an error in the first bit, and outputs a value larger than the data bit width read from memory circuit 1 as the error bit position when the address has no error. . Similarly, the second
When the address has an error in the second bit, the syndrome conversion ROM 23 outputs the bit position of the error, and when the address has no error, it outputs a value larger than the data bit width read from the memory circuit l to the error position of the second bit. Output as .
次に１ビット目の誤り位置を第１の誤り位置デコード回
路２４に入力することにより、１ビット目の誤り位置が
メモリ回路１より読み出されたデータビット幅より大き
ければ誤りなしとし、全ビットが“０”のデータビット
幅に同じビット幅の信号を出力し、データビット幅以下
であれば１ビット目の誤り位置のビットのみが“１”で
他のビットは“０”のデータビット幅に同じビット幅の
信号を出力する。Next, by inputting the error position of the first bit to the first error position decoding circuit 24, if the error position of the first bit is larger than the data bit width read from the memory circuit 1, it is determined that there is no error, and all bits are outputs a signal with the same bit width as the data bit width of “0”, and if it is less than the data bit width, only the bit at the first error position is “1” and the other bits are “0”. outputs a signal with the same bit width.
同様に、２ビット目の誤り位置を第２の誤り位置デコー
ド回路２５に入力することにより、２ビット目の誤り位
置がメモリ回路１より読み出されたデータビット幅より
大きければ誤りなしとし、全ビットが“０”のデータビ
ット幅に同じビット幅の信号を出力し、データビット幅
以下であれば２ビット目の誤り位置のビットのみが“１
”で他のビットは“０”のデータビット幅に同じビット
幅の信号を出力する。Similarly, by inputting the error position of the second bit to the second error position decoding circuit 25, if the error position of the second bit is larger than the data bit width read from the memory circuit 1, it is determined that there is no error, and all A signal with the same bit width as the data bit width where the bit is “0” is output, and if it is less than the data bit width, only the bit at the second bit error position is “1”.
” and other bits output signals with the same bit width as the data bit width of “0”.
そこで、第１の誤り位置デコード回路２４より出力され
た信号と第２の誤り位置デコード回路２５より出力され
た信号とをＯＲ回路２６に入力する事により、１ビット
目の誤り位置と２ビット目の誤り位置とのビットのみが
１″で他のビットは′０”の信号が出力される。さらに
メモリ回路１より読み出されたデータとＯＲ回路２６よ
り出力された信号とをＸＯＲ回路２７に入力する事によ
り、メモリ回路１から読み出されたデータの２ビットま
での誤りを訂正する。Therefore, by inputting the signal output from the first error position decoding circuit 24 and the signal output from the second error position decoding circuit 25 to the OR circuit 26, the error position of the first bit and the second bit can be determined. A signal is output in which only the bit corresponding to the error position is 1'' and the other bits are '0'. Furthermore, by inputting the data read from the memory circuit 1 and the signal output from the OR circuit 26 to the XOR circuit 27, errors in up to 2 bits of the data read from the memory circuit 1 are corrected.
以上説明したように、本発明の電子ディスク装置は、誤
り訂正をＲＯＭを用いて行う事により、構成を簡単化し
てハードウェア量を少なくするので、より経済的な設計
ができるという効果を有している。As explained above, the electronic disk device of the present invention performs error correction using ROM, which simplifies the configuration and reduces the amount of hardware, so it has the effect of enabling more economical design. ing.
を示すブロック図である。FIG.
１・・・メモリ回路、２・・・誤り訂正回路、２１・・
・シンドローム生成回路、２２・・・第１のシンドロー
ム変換ＲＯＭ、２３・・・第２のシンドローム変換ＲＯ
Ｍ、２４・・・第１の誤り位置デコード回路、２５・・
・第２の誤り位置デコード回路、２６・・・ＯＲ回路、
２７・・・ＸＯＲ回路。1...Memory circuit, 2...Error correction circuit, 21...
-Syndrome generation circuit, 22...first syndrome conversion ROM, 23...second syndrome conversion RO
M, 24... first error position decoding circuit, 25...
・Second error position decoding circuit, 26...OR circuit,
27...XOR circuit.
Claims (1)
リ回路から読出したデータ及びＥＣＣからシンドローム
を生成するシンドローム生成回路と、そのシンドローム
をアドレスとして与える事により１ビット目の誤り位置
を出力する第１のシンドローム変換ＲＯＭと、そのシン
ドロームをアドレスとして与える事により２ビット目の
誤り位置を出力する第２のシンドローム変換ＲＯＭと、
前記第１のシンドローム変換ＲＯＭの出力を受けて１ビ
ット目の誤り位置を検出する第１の誤り位置デコード回
路と、前記第２のシンドローム変換ＲＯＭの出力を受け
て２ビット目の誤り位置を検出する第２のデコード回路
と、前記第１のデコード回路の出力及び前記第２のデコ
ード回路の出力に対する論理和を出力するＯＲ回路と、
前記メモリ回路から読出したデータ及び前記ＯＲ回路の
出力に対する排他的論理和を出力するＸＯＲ回路とを有
し、前記メモリ回路より読み出されたデータ及びＥＣＣ
を前記シンドローム生成回路に入力する事によりシンド
ロームを生成し、前記第１のシンドローム変換ＲＯＭ及
び前記第２のシンドローム変換ＲＯＭに前記シンドロー
ム生成回路で生成されたシンドロームをアドレスとして
与える事により前記第１のシンドローム変換ＲＯＭから
１ビット目の誤りが有るアドレスの時には誤りのビット
位置を誤りが無いアドレスの時には前記メモリ回路より
読み出されたデータビット幅より大きな値を１ビット目
の誤り位置として出力し、同様に第２のシンドローム変
換ＲＯＭから２ビット目の誤りが有るアドレスの時には
誤りのビット位置を誤りが無いアドレスの時には前記メ
モリ回路より読み出されたデータビット幅より大きな値
を２ビット目の誤り位置として出力し、前記第１の誤り
位置デコード回路に前記第１のシンドローム変換ＲＯＭ
より出力された１ビット目の誤り位置を入力することに
より１ビット目の誤り位置が前記メモリ回路より読み出
されたデータビット幅より大きければ誤りなしとし、全
ビットが“０”のデータビット幅の信号を出力し、デー
タビット幅以下であれば１ビット目の誤り位置のビット
のみが“１”で他のビットは“０”のデータビット幅に
同じビット幅の信号を出力し、同様に前記第２の誤り位
置デコード回路に前記第２のシンドローム変換ＲＯＭよ
り出力された２ビット目の誤り位置を入力することによ
り２ビット目の誤り位置が前記メモリ回路より読み出さ
れたデータビット幅より大きければ誤りなしとし、全ビ
ットが“０”のデータビット幅に同じビット幅の信号を
出力し、データビット幅以下であれば２ビット目の誤り
位置のビットのみが“１”で他のビットは“０”のデー
タビット幅に同じビット幅の信号を出力し、前記ＯＲ回
路に前記第１の誤り位置デコード回路より出力された信
号及び前記第２の誤り位置デコード回路より出力された
信号を入力することにより１ビット目の誤り位置及び２
ビット目の誤り位置のビットのみが“１”で他のビット
は“０”の信号を出力し、前記ＸＯＲ回路に前記メモリ
回路より読み出されたデータ及び前記ＯＲ回路により出
力された信号を入力することにより２ビットの誤りまで
の読み出されたデータを訂正する事を特徴とする電子デ
ィスク装置。a memory circuit that stores data and ECC, a syndrome generation circuit that generates a syndrome from the data and ECC read from the memory circuit, and a first syndrome generation circuit that outputs the error position of the first bit by giving the syndrome as an address. a syndrome conversion ROM; a second syndrome conversion ROM that outputs the second bit error position by giving the syndrome as an address;
a first error position decoding circuit that receives the output of the first syndrome conversion ROM and detects the error position of the first bit; and a first error position decode circuit that receives the output of the second syndrome conversion ROM and detects the error position of the second bit. an OR circuit that outputs a logical sum of the output of the first decode circuit and the output of the second decode circuit;
an XOR circuit that outputs an exclusive OR of the data read from the memory circuit and the output of the OR circuit, and the data read from the memory circuit and an ECC
A syndrome is generated by inputting the syndrome into the syndrome generation circuit, and the syndrome generated by the syndrome generation circuit is given as an address to the first syndrome conversion ROM and the second syndrome conversion ROM. When the address has an error in the first bit from the syndrome conversion ROM, outputs the bit position of the error, and when the address does not have an error, outputs a value larger than the data bit width read from the memory circuit as the error position of the first bit, Similarly, when the address has an error in the second bit from the second syndrome conversion ROM, the bit position of the error is changed to a value larger than the data bit width read from the memory circuit when the address has no error. the first syndrome conversion ROM to the first error position decoding circuit.
By inputting the error position of the first bit output from the memory circuit, if the error position of the first bit is larger than the data bit width read from the memory circuit, it is determined that there is no error, and the data bit width in which all bits are "0" is determined. If it is less than the data bit width, only the bit at the first bit error position is “1” and the other bits are “0”, and a signal with the same bit width is output, and the same bit width is output. By inputting the second bit error position output from the second syndrome conversion ROM to the second error position decoding circuit, the second bit error position is determined from the data bit width read from the memory circuit. If it is larger, it is assumed that there is no error, and a signal with the same bit width as the data bit width in which all bits are “0” is output, and if it is less than the data bit width, only the bit at the second bit error position is “1” and other bits are outputs a signal with the same bit width as the data bit width of "0", and sends the signal output from the first error position decoding circuit and the signal output from the second error position decoding circuit to the OR circuit. By inputting the error position of the 1st bit and the 2nd bit
Outputs a signal in which only the bit at the bit-th error position is "1" and the other bits are "0", and inputs the data read from the memory circuit and the signal output by the OR circuit to the XOR circuit. An electronic disk device characterized in that read data with up to 2-bit errors can be corrected by correcting the read data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034137A JPH03237539A (en) | 1990-02-14 | 1990-02-14 | Electronic disk device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034137A JPH03237539A (en) | 1990-02-14 | 1990-02-14 | Electronic disk device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237539A true JPH03237539A (en) | 1991-10-23 |
Family
ID=12405832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034137A Pending JPH03237539A (en) | 1990-02-14 | 1990-02-14 | Electronic disk device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237539A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283045A (en) * | 1975-12-30 | 1977-07-11 | Fujitsu Ltd | Error correction control system |
-
1990
- 1990-02-14 JP JP2034137A patent/JPH03237539A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283045A (en) * | 1975-12-30 | 1977-07-11 | Fujitsu Ltd | Error correction control system |
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