JPS63126040A - Constituting method for error correcting/detecting code system - Google Patents
Constituting method for error correcting/detecting code systemInfo
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- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
誤り訂正・検出の符号系を構成する方法において、パリ
ティビットを含んだデータを情報ビットとして、線形符
号により、チェックビットを生成する符号系を構成する
のに、上記パリティビットを含んだ情報ビット部分の任
意の２つの列ベクトルの排他的論理和をとったものが、
他の列ベクトルに存在しないようにして、該符号系の構
成の仕方を表す検査行列とするようにしたものである。[Detailed Description of the Invention] [Summary] A method for configuring a code system for error correction/detection, which uses data including parity bits as information bits to configure a code system that generates check bits using a linear code. , the exclusive OR of any two column vectors of the information bit part including the parity bit is
It is made so that it does not exist in other column vectors, and is used as a check matrix representing the configuration of the code system.
本発明は、パリティビットを含んだデータを情報ビット
として、線形符号により誤り訂正、及び検出の符号系を
構成する方法に関する。The present invention relates to a method of constructing an error correction and detection code system using linear codes using data including parity bits as information bits.
最近の計算機システムによるデータ処理の普及と、その
オンライン化に伴って、該計算機システムに対する信頼
度は益々高いことが必要とされるようになっている。With the recent spread of data processing using computer systems and their onlineization, it has become necessary for the reliability of the computer systems to be increasingly high.
この場合の信頼度向上対策の１つとして、誤り訂正・検
出符号が利用されるが、情報ビット部分と、チェックビ
ット部分とが分離されている、所謂線形符号による誤り
訂正、及び検出の為の符号系が、制御の容易さ等から、
一般の計算機システムに良く使用される。As one measure to improve reliability in this case, error correction/detection codes are used. The code system is easy to control, etc.
Often used in general computer systems.
この場合、その線形符号による誤り訂正・検出符号系に
よるチェックビットの生成においては、できる限り高速
に生成できることが、処理能力を向上させる為にも必須
条件であり、その為にはチェックビットを生成する為の
情報ビットの数は、より少ないことが望まれる。In this case, when generating check bits using the linear code error correction/detection code system, it is an essential condition to be able to generate check bits as quickly as possible in order to improve processing performance. It is desirable that the number of information bits for this purpose be smaller.
そこで、パリティビットが冗長ビットであることに着目
して、該パリティビットを使用して線形符号によりチェ
ックビットを生成する符号系を構成することにより、効
果的な誤り訂正・検出の符号系を構成できることが期待
できる。Therefore, by focusing on the fact that parity bits are redundant bits and constructing a code system that uses the parity bits to generate check bits using a linear code, an effective error correction/detection code system can be constructed. You can expect what you can do.
〔従来の技術と発明が解決しようとする問題点〕第３図
は従来の線形符号による誤り訂正・検出の符号系の構成
方法を説明する図であり、（ａ）はチェックビットの生
成と、誤り訂正・検出方法の全体の構成例を示し、（ｂ
）はその時に使用される誤り訂正・検出符号の構成の仕
方を表す検査行列の一例を示している。[Prior art and problems to be solved by the invention] FIG. 3 is a diagram illustrating a method of configuring a conventional error correction/detection code system using linear codes, in which (a) shows check bit generation, An example of the overall configuration of the error correction/detection method is shown, (b
) shows an example of a parity check matrix representing the configuration of the error correction/detection code used at that time.
本図の（ａ）から明らかな如く、従来方式において、パ
リティを含んだデータに対して誤り訂正・検出の符号を
生成する場合、該誤り訂正・検出の符号を生成する前、
若しくは該生成に並行してパリティチェック回路７ａで
パリティチェックを行い、その時点で誤りがないことを
確認する為にのみパリティビット（Ｐ）４が使用され、
誤り訂正・検出の為のチェックビット（ＣＫＢ） ６２
は該パリティビットとは全く別のチェックビット生成回
路（ＣＫＲＧ） ５′で生成していた。尚、該誤り訂正
・検出の符号系によるシンドロームの生成、誤りの検出
。As is clear from (a) of this figure, in the conventional method, when generating an error correction/detection code for data including parity, before generating the error correction/detection code,
Alternatively, the parity check circuit 7a performs a parity check in parallel with the generation, and the parity bit (P) 4 is used only to confirm that there is no error at that time.
Check bit (CKB) for error correction/detection 62
is generated by a check bit generating circuit (CKRG) 5' that is completely separate from the parity bit. Note that syndrome generation and error detection are performed using the error correction/detection code system.
訂正の方法は、シンドローム生成回路８．エラー検出回
路９により、公知の方法で行われているので、ここでは
省略する。The correction method is the syndrome generation circuit 8. Since this is performed by the error detection circuit 9 using a known method, the description thereof will be omitted here.
従って、従来の誤り訂正・検出符号系の構成方法では、
パリティを含むデータに対しても、既に冗長なデータを
保持しているにも関わらず、パリティビットとは全く別
にチェックビットを生成する符号系である為、パリティ
を含まないデータに対してチェックビットを生成する場
合と同数のビット数（（ｂ）図の例では、４ビツト）と
同じ程度の生成速度しか得られないと云う問題があった
。Therefore, in the conventional configuration method of error correction/detection code system,
Even for data that includes parity, the code system generates check bits completely separately from parity bits, even though redundant data is already held, so check bits are generated for data that does not include parity. There is a problem in that the same number of bits (4 bits in the example shown in FIG. 3(b)) and the same generation speed can be obtained as in the case of generating .
（ｂ）図は、上記のように、従来方式の誤り訂正・検出
符号系の構成の仕方を表す検査行列Ｉ Ｈ１の一例を示
したもので、例えば、［情報処理学会誌、１９８４．Ｖ
ＯＬ ２５． Ｎｌ ７．Ｐ ６８８〜６９６ ”誤
り検出−訂正符号の最近の動向”」にその構成方法の概
略が示されているが、８２４１査行列“Ｈ”においては
、情報ビット部６０において、 °１“で示されている
ビットを、行方向に排他的論理和をとって、その行のチ
ェックビット（ＣＫＢ） （チェックビット部の１°で
示す）６２とする符号系を示しており、この従来方式に
おいては、情報ビット部６０の４ビツトを使用する必要
があり、前述のように、パリティビット（Ｐ）が生かさ
れていないと云う問題があった。As mentioned above, the diagram (b) shows an example of the parity check matrix I H1 representing the configuration of the conventional error correction/detection code system. V
Office lady 25. Nl 7. P. 688-696 "Recent Trends in Error Detection-Correction Codes" outlines its construction method, but in the 8241 parity matrix "H", the information bit part 60 is indicated by °1". This shows a code system in which exclusive OR is performed on the bits in the row in the row direction to obtain the check bit (CKB) (indicated by 1° in the check bit part) 62 for that row. In this conventional method, It is necessary to use 4 bits of the information bit section 60, and as mentioned above, there is a problem in that the parity bit (P) is not utilized.
本発明は上記従来の欠点に鑑み、上記従来の誤り訂正・
検出の符号系に、パリティビット（Ｐ）が冗長ビットと
して使用されていることに着目し、該パリティピッｌ−
（Ｐ）を使用して、使用ビット数の少ない誤り訂正・検
出の符号系を構成する方法を提供することを目的とする
ものである。In view of the above-mentioned conventional drawbacks, the present invention provides the above-mentioned conventional error correction and
Focusing on the fact that the parity bit (P) is used as a redundant bit in the detection code system, the parity bit (P) is
The purpose of this invention is to provide a method of constructing an error correction/detection code system using a small number of bits using (P).
第１図は本発明の誤り訂正・検出の符号系を構成する方
法を示す検査行列の例を示した図である。FIG. 1 is a diagram showing an example of a parity check matrix illustrating a method of constructing an error correction/detection code system according to the present invention.
本発明においては、
＋１） 誤り訂正、及び誤り検出の符号系を構成する
のに、パリティビット（Ｐ） ６１を含んだデータを情
報ビット６０．６１として、線形符号により、チェック
ビット６２を生成する符号系を構成するようにする。In the present invention, +1) To configure a code system for error correction and error detection, data including parity bit (P) 61 is used as information bit 60.61, and check bit 62 is generated by a linear code. Configure a code system.
（２）上記パリティビット（Ｐ）６１を含んだデータを
情報ビット６０．６１として、線形符号により、チェッ
クビット６２を生成する符号系を構成するのに、上記パ
リティピッＩ−（Ｐ）６１を含んだ情報ビット部分６０
．６１の任意の２つの列ベクトルの排他的論理和をとっ
たものが、他の列ベクトルに存在しないように構成する
。(2) To configure a code system that uses data including the above parity bit (P) 61 as information bits 60.61 and generates a check bit 62 using a linear code, the parity bit I-(P) 61 is not included. Information bit part 60
．． The configuration is such that the exclusive OR of any two column vectors of 61 does not exist in other column vectors.
即ち、本発明によれば、誤り訂正・検出の符号系を構成
する方法において、パリティビツトを含んだデータを情
報ビットとして、線形符号により、チェックビットを生
成する符号系を構成するのに、上記パリティビットを含
んだ情報ビット部分の任意の２つの列ベクトルの排他的
論理和をとったものが、他の列ベクトルに存在しないよ
うにして、該符号系の構成の仕方を表す検査行列とする
ようにしたものであるので、少ないビット数の情報ビッ
トから誤り訂正・検出のチェックビットが生成でき、該
チェックビットの生成が高速化され、且つ誤り訂正・検
出能力が低下しないと云う効果がある。That is, according to the present invention, in a method for configuring an error correction/detection code system, the above method is used to configure a code system that uses data including parity bits as information bits and generates check bits using a linear code. The exclusive OR of any two column vectors in the information bit part including the parity bit is made so that it does not exist in other column vectors, and is used as a check matrix that represents the configuration of the code system. As a result, error correction/detection check bits can be generated from a small number of information bits, the generation of the check bits is accelerated, and the error correction/detection ability does not deteriorate. .
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
前述の第１図は、本発明の誤り訂正・検出の符号系を構
成する方法を示す検査行列の例を示した図であり、第２
図は本発明の誤り訂正・検出の符号系を用いたメモリシ
ステムの一実施例を示した図であり、第２図のチェック
ビット生成回路（ＣＫＢＧ）５．及びエラー検出回路９
が本発明を実施するのに必要な手段である。尚、全図を
通して、同じ符号は同じ対象物を示している。The above-mentioned FIG.
The figure shows an embodiment of a memory system using the error correction/detection code system of the present invention, and shows the check bit generation circuit (CKBG) 5. and error detection circuit 9
are the means necessary to carry out the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
以下、第１図、第２図によって、本発明の誤り訂正・検
出の符号系の構成方法を説明する。Hereinafter, a method of configuring an error correction/detection code system according to the present invention will be explained with reference to FIGS. 1 and 2.
前述のように、第１図は本発明に従って、１ビットエラ
ー訂正、２ビツトエラー検出（ＳＲＣＤＨＤ）の符号系
と同様の効果をもたらすように、パリティ１ビツト、デ
ータ８ピントの情報ビット６０゜６１に、チェックビッ
ト６２を与えた場合の検査行列の例であり、該検査行列
中の点線の左側は情報ビット部分６１．６２を示し、右
側はチェックビット部分６２である。As mentioned above, FIG. 1 shows that according to the present invention, information bits of 60° 61 with 1 bit of parity and 8 pins of data are used to produce an effect similar to that of the 1-bit error correction, 2-bit error detection (SRCDHD) code system. , is an example of a parity check matrix when check bits 62 are given; the left side of the dotted line in the parity check matrix indicates information bit portions 61 and 62, and the right side is the check bit portion 62.
上記検査行列の情報ピント部分６１．６２において、１
°で示したビットは、パリティビットを含んだデータを
情報ビットとして、線形符号によりチェックビット６２
を生成する符号系を示しており、該パリティビット６２
を含んだ情報ビット部分６１．６２の任意の２つの列ベ
クトルの排他的論理和（ＥＯＲ）をとったものが、他の
列ベクトルに存在しないようにして構成した符号系であ
る。In the information focus portions 61 and 62 of the parity check matrix, 1
The bits indicated by ° are check bits 62 by linear code, using data including parity bits as information bits.
The code system that generates the parity bit 62 is shown.
This is a code system constructed in such a way that the exclusive OR (EOR) of any two column vectors of the information bit portions 61 and 62 containing , does not exist in other column vectors.
この検査行列で表される符号（コード）を用いて、チェ
ックビット（ＩＪＢ） ６２を生成する場合には、第２
図のチェックピット生成回路（ＣＫＢＧ） ５に対して
、上記情報ビット部分６０．６１に対応するデータレジ
スタ３からのデータと、パリテイビ・ノド（Ｐ）４の出
力とを入力し、上記検査行列の各行について、１゛ で
示したビットの排他的論理和（ＥＯＲ）をとって、それ
ぞれの行のチェックビット（ＣＫＢ） ６２を生成し、
ランダムアクセスメモリ （以下、ＲＡＭと云う）６の
対応する領域（ＣＫＢ） ６２に格納する。When generating check bits (IJB) 62 using the code represented by this parity check matrix, the second
The data from the data register 3 corresponding to the information bit portions 60 and 61 and the output of the parity node (P) 4 are input to the check pit generation circuit (CKBG) 5 shown in the figure, and the check matrix is For each row, take the exclusive OR (EOR) of the bits indicated by 1゛ to generate a check bit (CKB) 62 for each row,
It is stored in a corresponding area (CKB) 62 of random access memory (hereinafter referred to as RAM) 6.
復号時においては、該ＲＡＭ ６の情報ビット部分６０
．６１ と、チェックビット（ＣＫＢ） ６２を取り出
して、シンドローム生成回路８でシンドローム（Ｓｏ〜
Ｓ５）を生成し、エラー検出回路９において、該シンド
ローム（ＳＯ〜Ｓ５） とパリティチェック回路（ＰＣ
） ７ｂからのエラー信号とに基づいて、１ビ・ノドエ
ラー訂正信号１１と、２ビツト工ラー検出信号とを生成
し、排他的論理和（ＥＯＲ）回路１２において、上記エ
ラー訂正信号１１で該当ビ・ノドを反転し１ビツトエラ
ーの訂正を行う。At the time of decoding, the information bit portion 60 of the RAM 6
．． 61 and check bit (CKB) 62, the syndrome generation circuit 8 generates a syndrome (So~
S5) and the error detection circuit 9 detects the syndrome (SO to S5) and the parity check circuit (PC
) A 1-bit error correction signal 11 and a 2-bit error detection signal are generated based on the error signal from the error correction signal 11 in the exclusive OR (EOR) circuit 12.・Reverse the node and correct the 1-bit error.
第１図の検査行列°Ｈ”で示した誤り訂正・検出の符号
系において、情報ビット部分６０．６１のデータをＤｏ
−０７，パリティピットをＰ、チェ７クビソトをＣＯ〜
、シンドロームをＳＯ〜とすると、例えば、
第１行目のチェックビットＣＯは、
ＤＯ■Ｄ１■Ｄ２ ＝ Ｃ０
であり、ＲＡＭ ６からの読み出しデータを、それぞれ
、００”〜、Ｐ”、ｃｏ’ 〜 とすると、ＤＯ′ ■
Ｄ１°■Ｄ２’ ■ｃｏ’ ＝ｓ。In the error correction/detection code system shown by the parity check matrix °H'' in Figure 1, the data of the information bit part 60.61 is Do
-07, Parity Pit is P, Che 7 Kubi Soto is CO~
, the syndrome is SO~, for example, the check bit CO in the first line is DO■D1■D2 = C0, and the read data from RAM 6 is 00''~, P'', co'~, respectively. Then, DO′ ■
D1°■D2'■co' =s.
であるので、８亥シンドロームＳＯは、（Ｄｏ■Ｄｏ’
）■ （ＤＩ■Ｄ１゛）■ （Ｄ２■Ｄ２’）＝ＳＯで
示される。Therefore, 8 Pig syndrome SO is (Do■Do'
)■ (DI■D1゛)■ (D2■D2')=SO.
従って、例えば、Ｏビット目のＤＯ”でエラーが発生し
たとすると、（Ｄｏ■ＤＯ’）・１となり、シンドロー
ム５Ｏ＝１となることから、上記検査行列の情報ビット
部分６０，６１．及びチェックビット部分６２は、それ
ぞれのビットで発生した１ビツトエラ一時のシンドロー
ムを表していることになる。Therefore, for example, if an error occurs in the O-th bit DO'', then (Do■DO')・1, and the syndrome 5O=1, the information bit parts 60 and 61 of the parity check matrix and the check The bit portion 62 represents a one-bit error temporary syndrome occurring in each bit.
このシンドロームＳＯ〜と、上記パリティエラー信号と
を用いることにより、１ビットエラー訂正、２ビツトエ
ラー検出（ＳＥＣＤＥＤ）符号と同様の効果が得られる
。即ち、
１） パリティエラー検出時：
シンドロームからエラーが検出されない時には、符号化
以前からエラーがあったと解釈でき、該シンドロームが
データビットの１ビツトエラーを表すなら、１ビツトエ
ラーとして訂正可能であり、該シンドロームがデータビ
ットの１ビツト・エラー以外のエラーを表している場合
には、情報ビット部分６０．６１と、チェックビット部
分６２に跨がった２ビフトエラーと解釈される。By using this syndrome SO~ and the above-mentioned parity error signal, an effect similar to that of a 1-bit error correction, 2-bit error detection (SECDED) code can be obtained. That is, 1) When a parity error is detected: When no error is detected from the syndrome, it can be interpreted that there was an error before encoding, and if the syndrome represents a 1-bit error in the data bit, it can be corrected as a 1-bit error, and the syndrome If it represents an error other than a 1-bit error in data bits, it is interpreted as a 2-bit error spanning the information bit portion 60, 61 and the check bit portion 62.
２） パリティエラーが検出されなかった時：若し、シ
ンドロームがエラーのないことを示しているならば、エ
ラーが無かったと解釈でき、情報ビット部分の１ビツト
エラーのシンドロームのときには、チェックビット部分
に２ビツトエラーが発生していると解釈でき、それ以外
のシンドロームとなったときには、情報ピント部分、又
はチェックビット部分の２ビツトエラーと解釈して良い
ことになる。2) When no parity error is detected: If the syndrome indicates that there is no error, it can be interpreted that there was no error, and if the syndrome is a 1-bit error in the information bit part, 2 is set in the check bit part. It can be interpreted that a bit error has occurred, and if another syndrome occurs, it can be interpreted as a 2-bit error in the information focus part or the check bit part.
上記の説明から明らかな如く、本発明の誤り訂正・検出
の符号系を用いれば、１ビツトエラーについては訂正が
可能であり、２ビツトエラーについては、完全に、即ち
、情報ビット部分、チェックビット部分の何れについて
も検出可能であることが分かる。As is clear from the above explanation, using the error correction/detection code system of the present invention, it is possible to correct 1-bit errors, and 2-bit errors can be corrected completely, that is, in the information bit part and check bit part. It can be seen that both can be detected.
このように、本発明は、パリティビットが冗長ビットと
して使用されていることに着目し、該パリティビットを
含んだデータを情報ビットとして、線形符号により、チ
ェックビットを生成する誤り訂正・検出の符号系を構成
した所に特徴がある。In this way, the present invention focuses on the fact that parity bits are used as redundant bits, and provides an error correction/detection code that uses data including the parity bits as information bits to generate check bits using a linear code. The system is characterized by its structure.
以上、詳細に説明したように、本発明の誤り訂正・検出
の符号系構成方法は、誤り訂正・検出の符号系を構成す
る方法において、パリティビットを含んだデータを情報
ビットとして、線形符号により、チェックビットを生成
する符号系を構成するのに、上記パリティビットを含ん
だ情報ビット部分の任意の２つの列ベクトルの排他的論
理和をとったものが、他の列ベクトルに存在しないよう
にして、該符号系の構成の仕方を表す検査行列とするよ
うにしたものであるので、少ないビット数の情報ビット
から誤り訂正・検出のチェックビットが生成でき、該チ
ェックビットの生成が高速化され、且つ誤り訂正・検出
能力が低下しないと云う効果がある。As explained above in detail, the error correction/detection code system configuration method of the present invention is a method for configuring an error correction/detection code system, in which data including parity bits are used as information bits, and linear codes are used to configure the error correction/detection code system. , to configure a code system that generates check bits, make sure that the exclusive OR of any two column vectors in the information bit part including the parity bit does not exist in other column vectors. Since the check matrix is used to represent the configuration of the code system, check bits for error correction and detection can be generated from a small number of information bits, and the generation of the check bits can be speeded up. , and there is an effect that the error correction/detection ability does not deteriorate.
第１図は本発明の誤り訂正・検出の符号系を構成する方
法を示す検査行列の例を示した図。
第２図は本発明の誤り訂正・検出の符号系を用いたメモ
リシステムの一実施例を示した図。
第３図は従来の線形符号による誤り訂正・検出の符号系
の構成方法を説明する図。
である。
図面において、
３はデータレジスタ、 ４はパリティビット（Ｐ）。
５．５゛ はチェックビット生成回路（ＣＫＢＧ）
。
６はランダムアクセスメモリ（ＲＡＭ） 。
６０はデータ領域部、又は情報ピッ） （ＤＡＴＡ）
。
６１はパリティビット領域部、又は情報ビット６２はチ
ェックピッｌ＋ｆＭ域部、又はチェックビット（ＣＫＢ
）。
７ａ＋７ｂはパリティチェ・ンク回路（ＰＣ）。
８はシンドローム生成回路。
９はエラー検出回路、１１はエラー訂正信号線。
１２は排他的論理和（ＥＯＲ）回路。
木！明／）謀り訂正、・轄七ｒ府号界瓢構戒゛す）布沫
Ｙ目膿棗ｆ？う１０例に茄した図
第１図FIG. 1 is a diagram showing an example of a parity check matrix illustrating a method of configuring an error correction/detection code system according to the present invention. FIG. 2 is a diagram showing an embodiment of a memory system using the error correction/detection code system of the present invention. FIG. 3 is a diagram illustrating a method of configuring a code system for error correction/detection using conventional linear codes. It is. In the drawing, 3 is a data register, and 4 is a parity bit (P). 5.5゛ is check bit generation circuit (CKBG)
. 6 is random access memory (RAM). 60 is the data area section or information pin) (DATA)
. 61 is a parity bit area, or information bit 62 is a check bit + fM area, or a check bit (CKB
). 7a+7b is a parity check circuit (PC). 8 is a syndrome generation circuit. 9 is an error detection circuit, and 11 is an error correction signal line. 12 is an exclusive OR (EOR) circuit. wood! Akira/) Plot correction, ・Government 7 rfu No. Kaikai Kaisu) Cloth drop Y eyes pus Nats f? Figure 1 shows 10 examples.
Claims (2)
、パリティビット（６１）を含んだデータを情報ビット
（６０、６１）として、線形符号により、チェックビッ
ト（６２）を生成する符号系を構成するようにしたこと
を特徴とする誤り訂正・検出の符号系構成方法。(1) A code that generates a check bit (62) using a linear code using data including a parity bit (61) as information bits (60, 61) to configure an error correction and error detection code system. A method of configuring a code system for error correction/detection, characterized in that a system is configured.
（６０、６１）として、線形符号により、チェックビッ
ト（６２）を生成する符号系を構成するのに、上記パリ
ティビットを含んだ情報ビット部分（６０、６１）の任
意の２つの列ベクトルの排他的論理和をとったものが、
他の列ベクトルに存在しないように構成することを特徴
とする特許請求の範囲第１項に記載の誤り訂正・検出の
符号系構成方法。(2) To configure a code system that uses data including the above parity bits as information bits (60, 61) and generates check bits (62) using a linear code, the information bits including the above parity bits ( 60, 61) is the exclusive OR of any two column vectors.
The error correction/detection code system configuration method according to claim 1, wherein the error correction/detection code system configuration method is configured such that it does not exist in other column vectors.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61272087A Pending JPS63126040A (en) | 1986-11-14 | 1986-11-14 | Constituting method for error correcting/detecting code system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126040A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141411A (en) * | 2005-11-22 | 2007-06-07 | Toshiba Corp | Decoder, storage device, and decoding method |
| JP2010128083A (en) * | 2008-11-26 | 2010-06-10 | Oki Electric Ind Co Ltd | Symbol linear converter, shared key generation device, symbol linear conversion method, shared key generation method, symbol linear conversion program, and shared key generation program |
-
1986
- 1986-11-14 JP JP61272087A patent/JPS63126040A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141411A (en) * | 2005-11-22 | 2007-06-07 | Toshiba Corp | Decoder, storage device, and decoding method |
| JP2010128083A (en) * | 2008-11-26 | 2010-06-10 | Oki Electric Ind Co Ltd | Symbol linear converter, shared key generation device, symbol linear conversion method, shared key generation method, symbol linear conversion program, and shared key generation program |
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