JPS6386620A - Detector for erroneous operation of decoder - Google Patents

Abstract

PURPOSE:To simplify the constitution and to contrive to improve the performance of the titled detector to detect an operational error of a decoder by comparing an N-bit code information that is an input to the decoder and an N-bit code information that is an output of an encoder, and outputting an error detection signal when prescribed agreement is not obtained from the comparison. CONSTITUTION:The output of the decoder is inputted to the encoder circuit 2 of the error detection circuit 4, and the decoder circuit 2 executes the opposite action of that of the decoder circuit 1. Accordingly, as far as the chip actions of the circuits 1 and 2 are normal, the 3-bit code information output of the circuit 2 is identical to the 3-bit code information input of the circuit 1. A data comparison circuit 3 compares these 3-bit code information input and 3-bit code information output, and outputs an error signal to its output terminal 0 in case of disagreement is obtained. In such a way, the titled detector can be constituted with less circuit elements, and can be made effectively detect many kinds of operational errors.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＮビット符号情報に１対１対応する２Ｎ個の排
他的出力を形成するデコーダの動作誤り検出装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an operation error detection device for a decoder that forms 2N exclusive outputs in one-to-one correspondence with N-bit code information.

［従来の技術］ Ｎビット符号情報に１対１対応する２Ｎ個の排他的出力
状態を形成するデコーダの動作は基本的かつ重要な論理
動作であって、デコーダ論理回路はもとより、それ以外
の分野にも多く採用されている。従って、デコーダがそ
の動作を誤るとシステムに重大な影■を与える。[Prior Art] The operation of a decoder to form 2N exclusive output states in one-to-one correspondence with N-bit code information is a fundamental and important logical operation, and is used not only in decoder logic circuits but also in other fields. It is also widely adopted. Therefore, if the decoder makes a mistake in its operation, it will have a serious impact on the system.

第２図は従来のデコーダ回路の】り作誤り検出回路を示
す図である。図において、１は典型的なデコーダ回路で
あって、３ビツトのコード情報を人力とし、その出力端
子Ｏ〜７には前記入カニートに１対１対応する２３個の
排他的出力状態（何れｈ）１つの出力のみが論理“１゛
°の状態）を形成する。５はパリティチェッカ回路であ
ってデコーダ回路１の動作誤り検出回路６を構成してい
る。FIG. 2 is a diagram showing a production error detection circuit of a conventional decoder circuit. In the figure, 1 is a typical decoder circuit, which manually inputs 3-bit code information, and its output terminals O to 7 have 23 exclusive output states (which are h ) Only one output forms a logic "1° state". Reference numeral 5 denotes a parity checker circuit, which constitutes an operation error detection circuit 6 of the decoder circuit 1.

即ち、デコーダ回路１が誤動作してその出力に偶数個の
論理“１”の状態が形成されたときは動作誤りを検出で
きるようになっている。That is, when the decoder circuit 1 malfunctions and an even number of logic "1" states are formed at its output, an operational error can be detected.

しかし、上記検出回路６はデコーダ出力の奇偶検査しか
行なわないので、その他の誤動作、例えば３つの出力ラ
インにおいて論理“１”の状態が同時に形成された場合
、あるいは本来のデコード出力ラインに論理“１”が出
力されないでその代わりに他の出力ラインに論理“１”
が出力された場合には動作誤りを発見できなかった。こ
のため同一のデコーダ回路１を二重に設けて、両デコー
ダ回路出力の比較の一致／不一致を検査することにより
動作誤りを検出する方式もあるが、この方式ではデコー
ダ回路及び比較回路の素子数が増大するという欠点があ
った。However, since the detection circuit 6 only performs an odd-even test on the decoder output, if other malfunctions occur, for example, when logic "1" states are formed on three output lines at the same time, or when a logic "1" state is formed on the original decode output line, ” is not output and instead a logic “1” is sent to the other output lines.
If this is the case, an operational error could not be found. For this reason, there is a method in which the same decoder circuit 1 is provided twice and the operation error is detected by checking whether the outputs of both decoder circuits match or do not match, but in this method, the number of elements in the decoder circuit and comparison circuit The disadvantage was that it increased.

［発明が解決しようとする問題点］ 本発明は上述従来技術の欠点に鑑みて成されたものであ
って、その目的とする所は、より少ない要素で構成でき
、かつデコーダの動作誤り検出能力をさらに改良したデ
コーダの動作誤り検出装置を提供することにある。[Problems to be Solved by the Invention] The present invention has been made in view of the above-mentioned drawbacks of the prior art, and its purpose is to achieve a configuration with fewer elements and to improve the decoder's ability to detect operational errors. An object of the present invention is to provide a decoder operation error detection device that is further improved.

［問題点を解決するための手段］ 本発明のデコーダの動作誤り検出装置は上記目的を達成
するために、デコーダの各出力に１対１対応するＮビッ
ト符号情報を形成するエンコーダと、デコーダ入力のＮ
ビット符号情報とエンコーダ出力のＮビット符号情報を
比較して所定の一致が得られないときに誤り検出１２号
を出力する比較手段を備える。[Means for Solving the Problems] In order to achieve the above object, the decoder operation error detection device of the present invention includes an encoder that forms N-bit code information in one-to-one correspondence with each output of the decoder, and a decoder input. N of
Comparing means is provided which compares the bit code information and the N-bit code information output from the encoder and outputs error detection No. 12 when a predetermined match is not obtained.

［作用コ かかる構成において、デコーダはＮビット符号情報の入
力に応じて対応する２Ｎ個の排他的出力の何れか１つを
形成する。エンコーダはデコーダの排他的出力に応じて
対応するＮビット符号情報を形成する。モして比較手段
はデコーダ入力のＮビット符号情報とエンコーダ出力の
Ｎビット符号情報を比較して所定の一致が得られないと
きに誤り検出で８号を出力する。[Operation] In such a configuration, the decoder forms any one of 2N corresponding exclusive outputs in response to an input of N-bit code information. The encoder forms corresponding N-bit code information in response to the exclusive output of the decoder. The comparing means compares the N-bit code information input to the decoder and the N-bit code information output from the encoder, and when a predetermined match is not obtained, outputs No. 8 for error detection.

［実施例の説明］ 以下、添付図面に従って本発明の実施例を詳細に説明す
る。[Description of Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

第１図は実本例のデコーダの動作誤り検出回路を示す図
である。図において、１は例えば３ビツトコード１青報
を入力して対応する２３個のデコード出力のうちの何れ
か１つを論理“１゛の状態にするデコーダ回路、２は前
記２３個のデコード出力のうちの何れか１つの論理“１
”の１３号に対応する３ビツトコード情報出力を形成す
るエンコーダ回路、３はデコーダ回路１の３ビツトコー
ド情報人力とエンコーダ回路２０３ビツトコード清報出
力の一致／不一致を比較するデータ比較回路である。こ
こで、本実施例に係るデコーダの動作誤り検出回路はエ
ンコーダ回路２とデータ比較回路３より成る。FIG. 1 is a diagram showing an operation error detection circuit of a decoder according to an actual example. In the figure, 1 is a decoder circuit which inputs, for example, a 3-bit code 1 report and sets any one of the corresponding 23 decode outputs to the logic "1" state, and 2 is a decoder circuit that outputs one of the 23 decode outputs. Any one of the logic “1”
3 is a data comparison circuit that compares the match/mismatch between the 3-bit code information output of the decoder circuit 1 and the encoder circuit 203 bit code information output. The decoder operation error detection circuit according to this embodiment is composed of an encoder circuit 2 and a data comparison circuit 3.

かかる構成において、３ビツトコード情報はデコーダ回
路１及びデータ比較回路３に人力されている。そしてデ
コーダ回路１に人力した３ビツトコード情報はデコート
されて出力端子０〜７の何れか１つに論理“１”レヘル
の信号を出力する。In this configuration, 3-bit code information is manually input to the decoder circuit 1 and the data comparison circuit 3. The 3-bit code information inputted to the decoder circuit 1 is decoded and outputted as a logic "1" level signal to any one of the output terminals 0-7.

このデコート出力は図のように・必要なものが外部に引
き出され、図示せぬ他の論理回路において使用される。As shown in the figure, the necessary decoding outputs are extracted to the outside and used in other logic circuits (not shown).

一方、該デコード出力は誤り検出回路４のエンコーダ回
路２に入力される。エンコーダ回路２はデコーダ回路１
の丁度逆の動作を行うようになっている。従って、デコ
ーダ回路１及びエンコーダ回路２のチップ動作が正常で
ある限りにおいては、エンコーダ回路２の３ビツトコー
ド情報出力はデコーダ回路１の３ビツトコード情報入力
と同一のはずである。従って、データ比較回路３はこの
３ビツトコード情報入力と３ビツトコード情報出力を比
較して、もし不一致を検出したときはその出力端子０に
エラー信号を出力する。On the other hand, the decoded output is input to the encoder circuit 2 of the error detection circuit 4. Encoder circuit 2 is decoder circuit 1
It is designed to perform exactly the opposite operation. Therefore, as long as the chip operations of decoder circuit 1 and encoder circuit 2 are normal, the 3-bit code information output of encoder circuit 2 should be the same as the 3-bit code information input of decoder circuit 1. Therefore, the data comparison circuit 3 compares the 3-bit code information input and the 3-bit code information output, and outputs an error signal to its output terminal 0 if a mismatch is detected.

こうして、本実施例の誤り検出回路４は２つのデコート
出力ラインにおいて論理“１”の状態が同時に形成され
たときはもとより、３つ以上の場合も、あるいは本来の
デコード出力ラインに論理“１”が出力されないでその
代わりに他の出力ラインに論理”１”が出力された場合
でも確実にデコーダの動作誤りを発見できる。In this way, the error detection circuit 4 of the present embodiment not only detects when a logic "1" state is formed on two decode output lines simultaneously, but also when there are three or more, or when a logic "1" state is formed on the original decode output line. Even if a logic "1" is not outputted and instead a logic "1" is outputted to another output line, an operational error in the decoder can be reliably discovered.

尚、上述の実施例においては３ビツトコード情報のデコ
ードについて説明したが、本発明は３ビツトに限らず、
他の任意のＮビットについても同様に適用できる。Incidentally, in the above embodiment, decoding of 3-bit code information was explained, but the present invention is not limited to 3-bit code information.
The same applies to other arbitrary N bits.

また、本発明は実施例のような電気的デコーダ回路に限
らず、それ以外の、例えば機械的デコーダの動作誤り検
出装置にも容易に通用できる。Furthermore, the present invention is not limited to electrical decoder circuits as in the embodiments, but can be easily applied to other types of operation error detection devices, such as mechanical decoders.

［発明の効果］ 以上説明したように本発明によれば、より少ない要素で
デコーダの動作誤り検出装置を構成でき、かつより多く
の種類の動作誤りを有効に検出できる効果がある。[Effects of the Invention] As described above, according to the present invention, a decoder operation error detection device can be configured with fewer elements, and more types of operation errors can be effectively detected.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は実施例のデコーダの動作誤り検出回路を示す図
、 第２図は従来のデコーダ回路の動作誤り検出回路を示す
図である。 図中、１・・・デコーダ回路、２・・・エンコーダ回路
、３・・・データ比較回路、４・・・誤り検出回路であ
る。 特許出願人　　　キャノン株式会社 代理人　弁理士　　　犬　塚　康　さ：ＩＴ”、、７．
具・　１′、“； 第２図FIG. 1 is a diagram showing an operation error detection circuit of a decoder according to an embodiment, and FIG. 2 is a diagram showing an operation error detection circuit of a conventional decoder circuit. In the figure, 1: decoder circuit, 2: encoder circuit, 3: data comparison circuit, 4: error detection circuit. Patent Applicant: Canon Co., Ltd. Representative Patent Attorney: Yasushi Inuzuka Sa: IT”, 7.
Fig. 2

Claims (1)

【特許請求の範囲】[Claims] Ｎビツト符号情報に１対１対応する２＾Ｎ個の排他的出
力を形成するデコーダの動作誤り検出装置において、前
記デコーダの各出力に１対１対応するＮビツト符号情報
を形成するエンコーダと、前記デコーダ入力のＮビツト
符号情報と前記エンコーダ出力のＮビツト符号情報を比
較して所定の一致が得られないときに誤り検出信号を出
力する比較手段を備えることを特徴とするデコーダの動
作誤り検出装置。An operation error detection device for a decoder that forms 2^N exclusive outputs in one-to-one correspondence to N-bit code information, comprising: an encoder that forms N-bit code information in one-to-one correspondence to each output of the decoder; Detection of operational errors in a decoder, characterized in that it comprises a comparison means for comparing the N-bit code information input to the decoder and the N-bit code information output from the encoder and outputting an error detection signal when a predetermined match is not obtained. Device.