JP2594563B2 - Error correction circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータビットと検査ビットから成る情報デー
タを入力し，この情報データよりシンドロームを生成し
て情報データの誤り訂正を行う誤り訂正回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error correction circuit that inputs information data composed of data bits and check bits, generates a syndrome from the information data, and corrects the error of the information data. .

〔従来の技術〕[Conventional technology]

従来の誤り訂正回路の構成例を第４図に示す。この構
成例は，情報データよりシンドロームを発生し，誤り訂
正ビット位置を出力し，この誤り訂正ビット位置信号に
情報データの時間的位置を合せるために遅延させる回路
構成となっていた。FIG. 4 shows a configuration example of a conventional error correction circuit. This configuration example has a circuit configuration in which a syndrome is generated from information data, an error correction bit position is output, and the error correction bit position signal is delayed to adjust the time position of the information data.

第４図において，入力端子21より情報データを入力す
る。出力端子31からは誤り訂正された情報データを出力
する。切替回路22は入力端子21より入力される情報デー
タ及び反転回路30より出力される情報データを入力し，
これらの２つの信号を切替えてRAMによるメモリ25に出
力する。In FIG. 4, information data is input from an input terminal 21. An output terminal 31 outputs error-corrected information data. The switching circuit 22 receives the information data input from the input terminal 21 and the information data output from the inversion circuit 30,
These two signals are switched and output to the memory 25 by the RAM.

メモリ23に対する情報データの書き込み／読み出しは
読出し用アドレスカウンタ25と書込み用アドレスカウン
タ24と前記２つのアドレスを切替えるアドレス切替回路
26の制御により行なわれる。読出し用アドレスカウンタ
25のアドレス制御により情報データが読み出され，シフ
トレジスタ27及びシンドローム生成回路28に入力され
る。29は訂正位置デコード回路であり，シンドローム生
成回路28で生成したシンドロームよりより訂正位置情報
を反転回路30に出力する。シフトレジスタ27はシンドロ
ーム生成及び訂正位置情報生成で発生する遅延時間に合
せて情報データを遅延させ，反転回路30に出力する。反
転回路30では，訂正位置情報より情報データに対し誤り
訂正を行ない，切替回路22を通してメモリ23に情報デー
タを出力する。For writing / reading information data to / from the memory 23, a read address counter 25, a write address counter 24 and an address switching circuit for switching between the two addresses
This is performed under the control of 26. Read address counter
Information data is read out by the address control of 25 and input to the shift register 27 and the syndrome generation circuit 28. A correction position decoding circuit 29 outputs correction position information to the inversion circuit 30 from the syndrome generated by the syndrome generation circuit 28. The shift register 27 delays the information data according to the delay time generated in the syndrome generation and the correction position information generation, and outputs the information data to the inversion circuit 30. The inversion circuit 30 performs error correction on the information data based on the correction position information, and outputs the information data to the memory 23 through the switching circuit 22.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述した従来の誤り訂正回路は，シンドローム生成及
び誤り訂正位置情報生成までの処理の遅延時間に合せて
情報データを遅延させる構成となっている。このため，
この誤り訂正回路の遅延時間は（シンドローム生成回路
28の遅延時間）＋（訂正位置デコード回路29の遅延時
間）となる。訂正位置デコード回路29の遅延時間は１ワ
ード（データビットと検査ビットから成る）分となり，
処理時間が大となる欠点がある。第５図に処理時間のタ
イミングを示す。The above-described conventional error correction circuit has a configuration in which information data is delayed in accordance with a delay time of processing until generation of syndrome and generation of error correction position information. For this reason,
The delay time of this error correction circuit is
28) + (delay time of the correction position decoding circuit 29). The delay time of the correction position decoding circuit 29 is one word (comprising a data bit and a check bit).
There is a disadvantage that the processing time becomes long. FIG. 5 shows the timing of the processing time.

〔問題点を解決するための手段〕[Means for solving the problem]

本発明の誤り訂正回路は，データビットと検査ビット
から成る１ブロックの情報データを蓄えるメモリと，そ
の情報データよりシンドロームを生成するシンドローム
生成回路と，このシンドロームを入力しシンドロームに
対応した誤りビット位置アドレスにデコードし，アドレ
スを出力する訂正位置アドレス回路と，前記メモリに対
してアドレスと書き込み／読み出し制御信号を発生する
アドレス発生回路と，前記訂正位置アドレス回路のアド
レス出力と前記アドレス発生回路のアドレス出力を切替
え，訂正位置アドレスとして出力するアドレス切替回路
と，訂正位置アドレスで入力するデータに誤りがあれば
訂正する反転回路とを有している。An error correction circuit according to the present invention includes a memory for storing one block of information data including data bits and check bits, a syndrome generation circuit for generating a syndrome from the information data, and an error bit position corresponding to the syndrome by inputting the syndrome. A correction position address circuit for decoding to an address and outputting the address; an address generation circuit for generating an address and a write / read control signal for the memory; an address output of the correction position address circuit and an address of the address generation circuit It has an address switching circuit for switching the output and outputting it as a correction position address, and an inverting circuit for correcting an error in data input at the correction position address.

〔実施例〕〔Example〕

次に，本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は本発明の一実施例の構成図である。１は入力
端子,2は切替回路,3はメモリ,4はシンドローム生成回
路,5は訂正位置アドレス回路,6はアドレス発生回路,7は
アドレス切替回路,8はオアゲート,9は反転回路,10は出
力端子を示す。FIG. 1 is a configuration diagram of one embodiment of the present invention. 1 is an input terminal, 2 is a switching circuit, 3 is a memory, 4 is a syndrome generation circuit, 5 is a correction position address circuit, 6 is an address generation circuit, 7 is an address switching circuit, 8 is an OR gate, 9 is an inversion circuit, and 10 is an inversion circuit. Indicates an output terminal.

動作を詳細に説明する。入力端子１より入力された情
報データは切替回路２で選択されメモリ３に入力され
る。この入力情報データはアドレス発生回路６から出力
されるAA及びABアドレスで指定されたメモリ３のアドレ
ス位置に書き込まれる。ここで,AAアドレスはアドレス
切替回路７により選択される。The operation will be described in detail. Information data input from the input terminal 1 is selected by the switching circuit 2 and input to the memory 3. This input information data is written to the address position of the memory 3 specified by the AA and AB addresses output from the address generation circuit 6. Here, the AA address is selected by the address switching circuit 7.

第３図にメモリ３のマップを示す。AAアドレスは１ワ
ード中のビット位置を,ABアドレスは各ワード位置をそ
れぞれ表わす。FIG. 3 shows a map of the memory 3. The AA address indicates a bit position in one word, and the AB address indicates each word position.

情報データの書き込みが終了すると誤り訂正処理を行
う。誤り訂正処理はまず，アドレス発生回路６でABアド
レスを「０」,AAアドレスを「０」から「Ｍ」までカウ
ントアップしてアドレスを発生する。アドレス切替回路
７ではアドレス発生回路６のAAアドレスを選択し，メモ
リ３に対して読出し制御を行い１ワードの情報データを
読み出す。読み出された情報データよりシンドローム生
成回路４にてシンドロームを生成する。このシンドロー
ム生成回路４はシフトレジスタおよび排他的論理和ゲー
トから成る割り算回路によって，生成多項式により割り
算を実行し，シンドロームを生成する。１ワード中に誤
りビットがない場合，シンドロームは「０」となる。誤
りが有る場合，シンドロームは値をもち（≠０），この
値は１ワード中どのビットが誤ったかの情報と１対１に
対応づけられる。この１対１の対応関係から訂正位置ア
ドレス回路５ではシンドローム生成回路４からのシンド
ロームよりAAアドレスをデコードする。この訂正位置ア
ドレス回路５で出力されるアドレスをアドレス切替回路
７にてAAアドレスとして選択する。この時ABアドレスは
アドレス発生回路６のアドレス値「０」をとる。このA
A,ABアドレスにより訂正されるビットオアゲート８の出
力「１」が反転回路９に入力され，排他的論理和（EX−
OR）がとられ訂正が行われる。反転回路９より出力され
たビットデータはAA,ABアドレスでメモリ３に書き込ま
れる。以上の様に処理時間は（シンドローム生成回路４
の遅延時間）＋（反転回路９の遅延時間（２ビット））
となる。アドレス発生回路６のABアドレス値を＋１カウ
ントアップし次の情報データ１ワードを読み出し，上記
の誤り訂正処理を行う。第２図に処理時間のタイミング
を示す。When the writing of the information data is completed, an error correction process is performed. In the error correction processing, first, the address generation circuit 6 counts up the AB address from "0" and the AA address from "0" to "M" to generate an address. The address switching circuit 7 selects the AA address of the address generation circuit 6, performs read control on the memory 3, and reads one word of information data. A syndrome is generated by the syndrome generation circuit 4 from the read information data. The syndrome generation circuit 4 executes a division by a generation polynomial by a division circuit including a shift register and an exclusive OR gate to generate a syndrome. If there is no error bit in one word, the syndrome is "0". If there is an error, the syndrome has a value ($ 0), and this value is associated one-to-one with information on which bit in one word is incorrect. Based on this one-to-one correspondence, the correction position address circuit 5 decodes the AA address from the syndrome from the syndrome generation circuit 4. The address output from the correction position address circuit 5 is selected by the address switching circuit 7 as an AA address. At this time, the AB address takes the address value "0" of the address generation circuit 6. This A
The output “1” of the bit OR gate 8 corrected by the A and AB addresses is input to the inverting circuit 9, and the exclusive OR (EX−
OR) is taken and a correction is made. The bit data output from the inversion circuit 9 is written to the memory 3 at the AA and AB addresses. As described above, the processing time is (the syndrome generation circuit 4
Delay time) + (delay time of inverting circuit 9 (2 bits))
Becomes The AB address value of the address generation circuit 6 is incremented by +1 and the next one word of information data is read, and the above error correction processing is performed. FIG. 2 shows the timing of the processing time.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は，シンドロームより訂正
すべき情報データのビットが格納されているアドレスを
デコードすることにより，誤り訂正に要する処理時間を
短縮できる効果がある。As described above, the present invention has an effect that the processing time required for error correction can be reduced by decoding the address storing the bit of the information data to be corrected from the syndrome.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例の構成図，第２図は第１図の
構成での処理時間のタイミングを示した図，第３図は第
１図の構成中のメモリのマップ図，第４図は従来の構成
図，第５図は第４図の構成での処理時間のタイミングを
示した図である。 第１図において １……入力端子,2……切替回路,3……メモリ,4……シン
ドローム生成回路,5……訂正位置アドレス回路,6……ア
ドレス発生回路,7……アドレス切替回路,8……オアゲー
ト,9……反転回路,10……出力端子。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing timing of processing time in the configuration of FIG. 1, FIG. 3 is a map of a memory in the configuration of FIG. FIG. 4 is a diagram showing the conventional configuration, and FIG. 5 is a diagram showing the timing of the processing time in the configuration of FIG. In FIG. 1, 1 ... input terminal, 2 ... switching circuit, 3 ... memory, 4 ... syndrome generation circuit, 5 ... correction position address circuit, 6 ... address generation circuit, 7 ... address switching circuit, 8 or gate, 9 inverting circuit, 10 output terminal.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】データビットと検査ビットからなる１ブロ
ックの情報データを蓄えるメモリと、 このメモリに対して行および列アドレスと書き込み／読
み出し制御信号を発生するアドレス発生回路と、 前記メモリから行および列アドレスによりシリアルに読
み出された情報データから前記データビットの誤りの有
無と誤りの位置を示すシンドロームを生成するシンドロ
ーム生成回路と、 前記シンドロームを入力しシンドロームに対応した誤り
ビット位置アドレスにデコードし、誤り位置列アドレス
を出力する訂正位置アドレス回路と、 この誤り位置列アドレスと前記アドレス発生回路からを
列アドレスを切り替え、訂正位置列アドレスを出力する
アドレス切り替え回路と、 前記シンドロームをオアを取るオア回路と、 このオア回路の出力を受け、前記訂正位置列アドレス
で、前記読み出された情報データに誤りがあれば誤りの
あるビットを訂正する反転回路を有し、 この反転回路からの訂正されたビットに基づき、前記ア
ドレス発生回路からの行アドレスおよび前記訂正列位置
アドレスにより指定された前記情報データの対応する位
置のビットを訂正することを特徴とする誤り訂正回路。A memory for storing one block of information data consisting of data bits and check bits; an address generating circuit for generating row and column addresses and write / read control signals for the memory; A syndrome generation circuit for generating a syndrome indicating the presence or absence of an error in the data bit from the information data read serially by the column address, and inputting the syndrome and decoding the syndrome to an error bit position address corresponding to the syndrome A correction position address circuit that outputs an error position column address, an address switching circuit that switches a column address between the error position column address and the address generation circuit, and outputs a correction position column address, or an OR that takes the syndrome Circuit and the output of this OR circuit A correction circuit that corrects an erroneous bit if the read information data has an error at the correction position column address, and based on the corrected bit from the inversion circuit, the address generation circuit An error correction circuit for correcting a bit at a corresponding position of the information data specified by a row address from the memory and a correction column position address.