JPH0138998Y2

JPH0138998Y2 -

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Publication number: JPH0138998Y2
Application number: JP1983144517U
Authority: JP
Priority date: 1983-09-20
Filing date: 1983-09-20
Publication date: 1989-11-21
Also published as: JPS6052737U

Description

【考案の詳細な説明】[Detailed explanation of the idea]

本考案はBCH（Bose−Chaudhuri−
Hocquenghem）単一誤り訂正・二重誤り検出符
号を復号するBCH単一誤り訂正・二重誤り検出
符号復号化回路に関し、さらに詳言すればテレビ
ジヨン衛星放送、BS−受信機等に使用をする
BCH単一誤り訂正・二重誤り検出符号復号化回
路に関する。（従来技術）テレビジヨン衛星放送において、音声信号のレ
ベル範囲を示すレンジビツト（３ビツト）は４ビ
ツトのパリテイビツトが付加されBCH７，３単
一誤り訂正SEC・二重誤り検出DED符号化され
ており、その復号化回路は第１図に示す如く構成
されていた。 BCH７，３SEC・DED符号の生成多項式はGx
＝x⁴＋x³＋x²＋１＝（ｘ＋１）（x³＋ｘ＋１）で与
えられている。また音声データはBCH６３，５
６SEC・DED符号化されている。BCH６３，５
６SEC・DED符号復号化回路を通り分離された
レンジビツトとパリテイビツトとからなるレンジ
信号Ｆ（レンジ信号多項式Fx）が入力端子INに
供給される。１はレンジ信号多項式Fxを（ｘ＋
１）で除算しシンドロームF1を計算し、シンド
ロームF1に対応した２値出力を発生する計算回
路である。レンジ信号Ｆはシリアル−パラレル変
換回路２に供給されて７ビツトの並列レンジ信号
Ｆに変換され、この変換された並列レンジ信号Ｆ
は計算回路３に供給される。計算回路３は並列レ
ンジ信号Ｆのレンジ信号多項式Fxを原始多項式
（x³＋ｘ＋１）で除算しシンドロームFα〔αは
（x³＋ｘ＋１）の根〕を計算する計算回路である。
計算回路３の出力は、計算回路３の出力からFα
が“０”か否かの検出出力とFαに対応した誤り
訂正出力とを発生する検出回路４に供給してあ
る。計算回路１の出力はインバータ５に供給して反
転し、インバータ５の出力と検出回路４の検出出
力とはアンドゲート回路６に供給して二重誤りを
検出し、アンドゲート回路６の出力はラツチ回路
７に供給してラツチし、ラツチ回路７のラツチ出
力EPをイネーブル信号として後述するラツチ回
路１０に供給してある。一方、シリアル−パラレル変換回路２の出力中
のレンジビツト〔R₀LSB，R₁2SB，R₂MSB〕お
よび検出回路４からの訂正出力〔R_0S，R_1S，R_2S〕
はそれぞれ対応するものを各別に訂正手段として
の排他論理和回路９_-1，９_-2，９_-3に供給し、検
出回路４からの訂正出力によつてレンジ信号Ｆ中
の対応するビツトを反転して訂正する。排他論理
和回路９_-1，９_-2，９_-3の出力はラツチ回路１０
に供給してラツチして出力する。ラツチ回路１０
にはイネーブル端子が設けてあり、ラツチ回路
７のラツチ出力EPがイネーブル信号として供給
してあり、ラツチ回路１０はデイスイネイブル状
態に制御して排他論理和回路９_-1，９_-2，９_-3の
出力のラツチ動作をせず前値保持をする補正動作
をする補正手段をも構成している。したがつて上記の如く構成された従来の
BCHSEC・DED符号復号化回路によるときは、
シンドロームF1＝０かつシンドロームFα＝０の
とき、またはF1＝１かつFα＝０のときは訂正動
作も補正動作も行なわれず情報ビツトがそのまま
出力される。またF1＝０かつFα＝１のときはラ
ツチ出力EPが高電位となりラツチ回路１０はデ
イスイネイブル状態に制御されて前値保持の補正
が行なわれる。しかるに補正手段が訂正手段とし
ての排他論理和回路９_-1，９_-2，９_-3より後段に
あるため、この場合訂正動作も行なわれるが補正
動作が優先し、実質的に補正動作が行なわれる。
また、F1＝１かつFα＝１のときには訂正動作の
みが行なわれる。しかし、上記した如き従来のBCH７，３
SEC・DED符号復号化回路によるときは、復号
限界を越えたバースト誤りが発生した場合、５種
類の必要とする情報ビツトであるレンジビツト
R₀，R₁，R₂０００，１００，０１０，１１０，
００１以外の３種類のR₀，R₁，R₂１０１，０１
１，１１１が復号される場合が生ずる欠点があつ
た。この不要な３種類のパターンが発生したとき
は音声データの正しい伸長動作が期待できない。
また、３以上の奇数個ビツト誤りのときシンドロ
ームFα＝０という状態が或る確率で存在するが
この場合に誤り訂正動作も補正動作も行なわれな
い欠点があつた。（考案の目的）本考案は上記にかんがみなされたもので、上記
の欠点を解消して不要なビツトパターンの情報ビ
ツト出力を無くし、３以上の奇数個ビツト誤りの
とき補正動作が行なわれるBCHSEC・DED符号
復号化回路を提供することを目的とする。本考案は出力される情報ビツトのビツトパター
ンが予め定められた必要なビツトパターン以外の
ビツトパターンであることを検出する検出手段を
設けて、検出手段の出力により訂正、非訂正動作
に優先して補正動作をさせることにより達成され
る。以下、本考案を実施例により説明する。（考案の構成）第２図は本考案の一実施例の構成を示すブロツ
ク図である。第２図において、第１図に示した従来の
BCHSEC・DED符号復号化回路の構成要素と同
一の構成要素には同一の符号を付して示してあ
る。入力端子INに供給されたレンジ信号Ｆは計算
回路１およびシリアル−パラレル変換回路に供給
してある。シリアル−パラレル変換回路２で変換
された並列レンジ信号Ｆは計算回路３に供給し、
計算回路３の出力は検出回路４に供給し、検出回
路４の検出出力は計算回路１の出力とともに排他
論理和回路１１に供給してある。排他論理和回路
１１の出力はラツチ回路７に供給してラツチし、
ラツチ回路７のラツチ出力はインバータ１２に供
給して反転のうえ出力するように構成してある。ラツチ回路７が反転出力も合せて出力するもの
であればインバータ１２は省略できる。一方、シリアル−パラレル変換回路２の出力中
のレンジビツトR₀，R₁，R₂および検出回路４か
らの訂正出力R_0S，R_1S，R_2Sは対応して排他論理
和回路９_-1，９_-2，９_-3にそれぞれ供給し、誤つ
たレンジビツトを反転して出力するようにしてあ
る。排他論理和回路９_-1，９_-2，９_-3の出力はラ
ツチ回路１０に供給してラツチするとともに、レ
ンジビツトで形成されるビツトパターンが不要な
３種類のパターン１０１，０１１，１１１になつ
たことを検出するパターン検出回路１３に供給し
て不要な３種類のパターンになつたことを検出
し、この検出出力とインバータ１２の出力はナン
ドゲート回路１４に供給し、ナンドゲート回路１
４の出力はイネイブル信号としてラツチ回路１０
のイネイブル端子に供給してある。なお、ラツ
チ回路１０はデイスイネーブル状態に制御された
ときはラツチ動作をせず前値保持の補正動作をす
る補正手段を構成していることは従来の場合と同
様である。（考案の作用）以上の如く構成された本考案の一実施例におい
て、第１図に示した従来の復号化回路と同一の構
成要素の作用は、第１図に示した従来例の場合と
同様であるが、計算回路１、検出回路４およびパ
ターン検出回路１３の出力について説明する。計算回路１はレンジ信号多項式Fxを（ｘ＋１）
で除算しシンドロームF1を計算し、シンドロー
ムF1＝０のときは低電位出力を、シンドローム
F1≠０のとき高電位出力を発生する。計算回路
３は並列レンジ信号多項式Fxを（x³＋ｘ＋１）
で除算しシンドロームFαを計算する。検出回路
４は計算回路３で計算されたシンドロームFαを
受けてFα＝０のとき低電位出力を、Fα≠の０の
とき高電位出力を検出出力として発生し、かつ
Fα≠＝０のとき誤りビツトに対応して高電位出
力を訂正出力として発生する。パターン検出回路１３は排他論理和回路９_-1，
９_-2，９_-3から供給されたレンジビツトを受け
て、該レンジビツトによるビツトパターンが不要
な３種類のビツトパターンR₀，R₁，R₂１０１，
０１１，１１１のとき低電位出力を発生する。そこで、計算回路１により計算されたシンドロ
ームF1の値と、計算回路３で計算されたシンド
ロームFαの値とにより誤りのパターンは第１表
に示す如くになる。 This invention was developed by BCH (Bose-Chaudhuri-
BCH single error correction/double error detection code decoding circuit for decoding single error correction/double error detection codes, more specifically, it is used in television satellite broadcasting, BS receivers, etc.
This invention relates to a BCH single error correction/double error detection code decoding circuit. (Prior art) In television satellite broadcasting, the range bits (3 bits) indicating the level range of the audio signal are added with 4 parity bits and encoded with BCH7.3 single error correction SEC/double error detection DED. The decoding circuit was constructed as shown in FIG. The generating polynomial of BCH7,3SEC/DED code is Gx
= x ⁴ + x ³ + x ² + 1 = (x + 1) (x ³ + x + 1). Also, the audio data is BCH63.5
6SEC/DED encoded. BCH63,5
A range signal F (range signal polynomial Fx) consisting of range bits and parity bits separated through a 6SEC/DED code decoding circuit is supplied to an input terminal IN. 1 is the range signal polynomial Fx (x+
This calculation circuit calculates the syndrome F1 by dividing by 1) and generates a binary output corresponding to the syndrome F1. The range signal F is supplied to the serial-parallel conversion circuit 2 and converted into a 7-bit parallel range signal F, and this converted parallel range signal F
is supplied to the calculation circuit 3. The calculation circuit 3 is a calculation circuit that divides the range signal polynomial Fx of the parallel range signal F by the primitive polynomial (x ³ +x+1) to calculate the syndrome Fα [α is the root of (x ³ +x+1)].
The output of calculation circuit 3 is Fα from the output of calculation circuit 3.
is supplied to a detection circuit 4 which generates a detection output as to whether Fα is "0" or not and an error correction output corresponding to Fα. The output of the calculation circuit 1 is supplied to the inverter 5 and inverted, the output of the inverter 5 and the detection output of the detection circuit 4 are supplied to the AND gate circuit 6 to detect a double error, and the output of the AND gate circuit 6 is The signal is supplied to a latch circuit 7 for latching, and the latch output EP of the latch circuit 7 is supplied as an enable signal to a latch circuit 10, which will be described later. On the other hand, the range bits [R ₀ LSB, R ₁ 2SB, R ₂ MSB] in the output of the serial-parallel conversion circuit 2 and the correction outputs [R _0S , R _1S , R _2S ] from the detection circuit 4
are respectively supplied to exclusive OR circuits 9 _-1 , 9 _-2 and 9 _-3 as correcting means, and the corresponding bits in the range signal F are determined by the correction output from the detection circuit 4. Flip and correct. The outputs of the exclusive OR circuits 9 _-1 , 9 _-2 , 9 _-3 are sent to the latch circuit 10
, latches and outputs. Latch circuit 10
is provided with an enable terminal, and the latch output EP of the latch circuit 7 is supplied as an enable signal, and the latch circuit 10 is controlled to a disable state and the exclusive OR circuits 9 _-1 , 9 _-2 , 9 It also constitutes a correction means that performs a correction operation to hold the previous value without latching _{the -3} output. Therefore, the conventional
When using BCHSEC/DED code decoding circuit,
When the syndrome F1=0 and the syndrome Fα=0, or when F1=1 and Fα=0, no correction or correction operation is performed and the information bits are output as they are. Further, when F1=0 and Fα=1, the latch output EP becomes a high potential, and the latch circuit 10 is controlled to be in a disable state, so that correction for holding the previous value is performed. However, since the correction means is located at a later stage than the exclusive OR circuits 9 _-1 , 9 _-2 and 9 _-3 serving as correction means, although a correction operation is also performed in this case, the correction operation takes priority and the correction operation is not actually performed. It will be done.
Further, when F1=1 and Fα=1, only the correction operation is performed. However, the conventional BCH7,3 as mentioned above
When using the SEC/DED code decoding circuit, if a burst error exceeding the decoding limit occurs, range bits, which are five types of required information bits, are
R ₀ , R ₁ , R ₂ 000, 100, 010, 110,
Three types of R ₀ , R ₁ , R ₂ other than 001 101,01
There is a drawback that 1,111 may be decoded. When these three unnecessary patterns occur, correct decompression of audio data cannot be expected.
In addition, when there is an odd number of bit errors of 3 or more, a state of syndrome Fα=0 exists with a certain probability, but there is a drawback that neither error correction nor correction operations are performed in this case. (Purpose of the invention) The present invention was developed in view of the above, and it eliminates the above-mentioned drawbacks, eliminates the output of information bits of unnecessary bit patterns, and provides a BCHSEC/BCHSEC system that performs correction operation when an odd number of bit errors of 3 or more occurs. The purpose of this invention is to provide a DED code decoding circuit. The present invention provides a detection means for detecting that the bit pattern of the output information bits is a bit pattern other than a predetermined necessary bit pattern, and uses the output of the detection means to perform correction or to give priority to non-correction operations. This is achieved by performing a corrective action. The present invention will be explained below with reference to examples. (Structure of the invention) FIG. 2 is a block diagram showing the structure of an embodiment of the invention. In Figure 2, the conventional
Components that are the same as those of the BCHSEC/DED code decoding circuit are designated with the same reference numerals. The range signal F supplied to the input terminal IN is supplied to the calculation circuit 1 and the serial-parallel conversion circuit. The parallel range signal F converted by the serial-parallel conversion circuit 2 is supplied to the calculation circuit 3,
The output of the calculation circuit 3 is supplied to a detection circuit 4, and the detection output of the detection circuit 4, together with the output of the calculation circuit 1, is supplied to an exclusive OR circuit 11. The output of the exclusive OR circuit 11 is supplied to the latch circuit 7 and latched,
The latch output of the latch circuit 7 is supplied to an inverter 12, inverted, and then output. If the latch circuit 7 also outputs an inverted output, the inverter 12 can be omitted. On the other hand, the range bits R ₀ , R ₁ , R ₂ in the output of the serial-parallel conversion circuit 2 and the correction outputs R _0S , R _1S , R _2S from the detection circuit 4 correspond to exclusive OR circuits 9 _-1 , 9 . _-2 and 9 _-3 respectively, and the erroneous range bits are inverted and output. The outputs of the exclusive OR circuits _9-1 , _9-2 , and _9-3 are supplied to the latch circuit 10 and latched, and the bit patterns formed by the range bits become three types of patterns 101, 011, and 111, which do not require them. This detection output and the output of the inverter 12 are supplied to the NAND gate circuit 14 and the NAND gate circuit 1
The output of 4 is sent to the latch circuit 10 as an enable signal.
is supplied to the enable terminal of the It should be noted that when the latch circuit 10 is controlled to the disable state, it does not perform a latch operation but constitutes a correction means that performs a correction operation to maintain the previous value, as in the conventional case. (Operation of the invention) In the embodiment of the invention constructed as described above, the functions of the same components as those of the conventional decoding circuit shown in FIG. 1 are the same as those of the conventional example shown in FIG. Similarly, the outputs of the calculation circuit 1, the detection circuit 4, and the pattern detection circuit 13 will be explained. Calculation circuit 1 converts the range signal polynomial Fx to (x+1)
Syndrome F1 is calculated by dividing by
Generates high potential output when F1≠0. Calculation circuit 3 converts the parallel range signal polynomial Fx into (x ³ + x + 1)
Divide by to calculate the syndrome Fα. The detection circuit 4 receives the syndrome Fα calculated by the calculation circuit 3 and generates a low potential output when Fα=0 and a high potential output when Fα≠0, and
When Fα≠=0, a high potential output is generated as a correction output in response to an error bit. The pattern detection circuit 13 is an exclusive OR circuit 9 _-1 ,
In response to the range bits supplied from _9-2 and _9-3 , three types of bit patterns R ₀ , R ₁ , R ₂ 101, which do not require a bit pattern based on the range bits, are generated.
011, 111, a low potential output is generated. Therefore, the error pattern is as shown in Table 1 based on the value of syndrome F1 calculated by calculation circuit 1 and the value of syndrome Fα calculated by calculation circuit 3.

【表】【table】

Claims

【実用新案登録請求の範囲】[Scope of utility model registration request]

出力する情報ビツトを１フレーム前の情報ビツ
トに選択的に前値保持する補正手段を備えた
BCH単一誤り訂正・二重誤り検出符号復号化回
路において、出力されるべき情報ビツトのビツト
パターンが予め定められた必要なビツトパターン
以外のビツトパターンであることを検出するパタ
ーン検出回路と、訂正動作および非訂正動作にか
かわらず優先して前記パターン検出回路の出力に
より前記補正手段を駆動する駆動手段とを備えて
なることを特徴とするBCH単一誤り訂正・二重
誤り検出符号復号化回路。 Equipped with a correction means for selectively retaining the previous value of the information bit to be output to the information bit one frame before.
In the BCH single error correction/double error detection code decoding circuit, a pattern detection circuit detects that a bit pattern of information bits to be output is a bit pattern other than a predetermined necessary bit pattern; A BCH single error correction/double error detection code decoding circuit comprising: driving means for driving the correction means with the output of the pattern detection circuit with priority regardless of operation or non-correction operation. .