JPS6154656A - 半導体装置 - Google Patents
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- JPS6154656A JPS6154656A JP59176012A JP17601284A JPS6154656A JP S6154656 A JPS6154656 A JP S6154656A JP 59176012 A JP59176012 A JP 59176012A JP 17601284 A JP17601284 A JP 17601284A JP S6154656 A JPS6154656 A JP S6154656A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は、集積回路のパッケージングに係わり。
特に集積回路のチップを有効に利用できる半導体装置に
関するものである。
関するものである。
(2)発明の背景
回路基板の小型化に共なって、電気回路素子も集積化(
IC化)され1多くの回路素子がIC内に組込まれる様
になった。さらに近年1回路基板の平面上を有効に利用
する為、数個のICを上下に積層する技術が実現されて
いる。
IC化)され1多くの回路素子がIC内に組込まれる様
になった。さらに近年1回路基板の平面上を有効に利用
する為、数個のICを上下に積層する技術が実現されて
いる。
(3)従来技術と問題点
第1図は従来の2個のICを上下に積層した状態を示す
構成図である。
構成図である。
ICパッケージ1と2は、各々パッケージ内部にチップ
3.4が設けられ、ICパッケージ1゜2は半田5a、
5bにより接続されている。またチップ3はキャップ6
により密封され、千ツブ4はキャップ7により密封され
ている。
3.4が設けられ、ICパッケージ1゜2は半田5a、
5bにより接続されている。またチップ3はキャップ6
により密封され、千ツブ4はキャップ7により密封され
ている。
チップ3.4の回路はICパッケージ1,2の内部配線
等を介してハンダ5a、5bにより接続されている。第
2図はI’ Cパッケージ2の内部構成を示す図であり
、チップ4は一度ポンデソングバンド部8にリード線9
を介して接続された後。
等を介してハンダ5a、5bにより接続されている。第
2図はI’ Cパッケージ2の内部構成を示す図であり
、チップ4は一度ポンデソングバンド部8にリード線9
を介して接続された後。
パッケージ2の内部配線を介して各々の半田付はパッド
部 10aに接続されている。
部 10aに接続されている。
この様な従来の装置においては、ICパッケージ2内に
キャップ7用のシール部10を設ける必要があり、第1
図に示す幅■、のシール部10を設ける為のスペースが
必要である。したがってICパッケージ2内のチップ7
はICパ・ノケージ1内のチップ3に比べて小さいサイ
ズのチ・ノブ4しか使用できず、集積回路内に含む素子
の容量が制限される欠点を有していた。
キャップ7用のシール部10を設ける必要があり、第1
図に示す幅■、のシール部10を設ける為のスペースが
必要である。したがってICパッケージ2内のチップ7
はICパ・ノケージ1内のチップ3に比べて小さいサイ
ズのチ・ノブ4しか使用できず、集積回路内に含む素子
の容量が制限される欠点を有していた。
(4)発明の目的
本発明は、上述の従来の欠点に鑑み、上層のICパッケ
ージの半田付はパッド部に、ピンを設け、下層のICパ
ッケージの半田付はパ・ンド部にスルーボールを設げ、
スルーホールにピンを接続することにより下層のICパ
ッケージ内のチ・ノブの形状を大きくすることを可能に
した半導体装置を提供することを目的とするものである
。
ージの半田付はパッド部に、ピンを設け、下層のICパ
ッケージの半田付はパ・ンド部にスルーボールを設げ、
スルーホールにピンを接続することにより下層のICパ
ッケージ内のチ・ノブの形状を大きくすることを可能に
した半導体装置を提供することを目的とするものである
。
(5)発明の構成
上記目的は2本発明によれば、ICパ・ノケージを上下
にffJiした半導体装置において、一方の層のICパ
ッケージの端子部に・導電性のピンを設け。
にffJiした半導体装置において、一方の層のICパ
ッケージの端子部に・導電性のピンを設け。
他方の層のICパッケージの端子部にスルーホールを設
け、前記ピンを前記スルーホールに挿入して接続すると
共に前記一方層のICパッケージ下面が他方層のICパ
ッケージ内を機密対土していることを特徴とする半導体
装置を提供することによって達成される。
け、前記ピンを前記スルーホールに挿入して接続すると
共に前記一方層のICパッケージ下面が他方層のICパ
ッケージ内を機密対土していることを特徴とする半導体
装置を提供することによって達成される。
(6)発明の実施例
以下1本発明の実施例を添付図面にしたがって記述する
。
。
第3〜6図は本発明の半導体装置を説明する図である。
ICパッケージ11は第3図に示す様に従来の、ICパ
ッケージ11の半田付はパッド部と同一箇所に設けられ
たピン12が複数個ろう付けされている。またICパッ
ケージ13の上面にt+、ICパッケージ11のピン1
2と対応する箇所に第4図に示すスルーホール14が開
孔されている。
ッケージ11の半田付はパッド部と同一箇所に設けられ
たピン12が複数個ろう付けされている。またICパッ
ケージ13の上面にt+、ICパッケージ11のピン1
2と対応する箇所に第4図に示すスルーホール14が開
孔されている。
第5図はピン12a、12bを所定のスルーホール14
a、14bに挿入し、接続した状態を示す図である。同
図において、ICパッケージ11及び13は上下に積層
され、ICパッケージ11にはキャンプ15が設けられ
ている。ICパッケージ11内には集積回路を有するチ
ップ16が設けられ、ICパッケージ13内にはチップ
16と同形状のチップ17が設けられている。
a、14bに挿入し、接続した状態を示す図である。同
図において、ICパッケージ11及び13は上下に積層
され、ICパッケージ11にはキャンプ15が設けられ
ている。ICパッケージ11内には集積回路を有するチ
ップ16が設けられ、ICパッケージ13内にはチップ
16と同形状のチップ17が設けられている。
第6図は、ピン12aとスルーホール14aの接続部を
拡大した図である。予めメタライズされたICパッケー
ジ13のスルーホール1’ 4 aに半田をつけ、予備
半田層18を設け、このスルーホール14.aにICパ
ッケージ11のピン12aを挿入し、半田を用いて、リ
フローして接続されている。またICパッケージ11と
13の他の接触部は、ICパッケージ13例のスルーボ
ール14以外の部分は密封材2またとえばスクリーンマ
スクを利用して設けられたガラス材、またはシリコン樹
脂又はエポキシ樹脂等の樹脂印刷により密着され、IC
パッケージ13内のチップ17は。
拡大した図である。予めメタライズされたICパッケー
ジ13のスルーホール1’ 4 aに半田をつけ、予備
半田層18を設け、このスルーホール14.aにICパ
ッケージ11のピン12aを挿入し、半田を用いて、リ
フローして接続されている。またICパッケージ11と
13の他の接触部は、ICパッケージ13例のスルーボ
ール14以外の部分は密封材2またとえばスクリーンマ
スクを利用して設けられたガラス材、またはシリコン樹
脂又はエポキシ樹脂等の樹脂印刷により密着され、IC
パッケージ13内のチップ17は。
ICパッケージ11の下面により密封されてその気密性
が保たれている。
が保たれている。
各スルーホール14には予備半田18を介して内装パタ
ーン19に各々接続され、リード線20を介してチップ
17内の各素子に接続されている。
ーン19に各々接続され、リード線20を介してチップ
17内の各素子に接続されている。
−5=
本実施例の様に、2層のICパッケージ11及び13を
構成することにより、下層のICパッケージ13のチッ
プの大きさは従来の半導体装置に比べてシール部の幅を
必要とすることがなく、上層のICパッケージ11のチ
ップ16と同様の大きさとすることができる。
構成することにより、下層のICパッケージ13のチッ
プの大きさは従来の半導体装置に比べてシール部の幅を
必要とすることがなく、上層のICパッケージ11のチ
ップ16と同様の大きさとすることができる。
さらにICパッケージ13内のチップ17の密封には専
用キャップを用いる必要がなく、ICパッケージ11を
使用でき、その密封性はICパッケージ13に予め設け
られた樹脂により完全なものである。
用キャップを用いる必要がなく、ICパッケージ11を
使用でき、その密封性はICパッケージ13に予め設け
られた樹脂により完全なものである。
(7)発明の効果
以上詳細に説明した様に本発明によれば、ICパッケー
ジ内のチップの形状を大きく構成することが可能となり
、同一形状のICパッケージにさらに多くの回路素子を
集積することができる。また上層のICパッケージを下
層のICパッケージのキャンプとして利用することによ
り、下層のICパッケージの専用キャンプを削除するこ
とが可能である。
ジ内のチップの形状を大きく構成することが可能となり
、同一形状のICパッケージにさらに多くの回路素子を
集積することができる。また上層のICパッケージを下
層のICパッケージのキャンプとして利用することによ
り、下層のICパッケージの専用キャンプを削除するこ
とが可能である。
6一
第1図は従来の半導体装置の構成図、第2図はICパッ
ケージの内部構造を示す構成図、第3図は本発明の上層
のICパッケージの斜視図、第4図は本発明の下層のI
Cパッケージの斜視図、第5図は本発明のICパッケー
ジの構成図、第6図はピンとスルーホールの接続を示す
構成図である。 11.13・・・ICパッケージ、 12゜12
a、12b、 ・・・ピア、 14.14a
・・・スルーホール、 15・・・キャップ。 16.17・・・チップ、 18・・・予備半田層
、 19・・・内装パターン。 20・・・リード線、 21・・・密封材。 第1図 第2図 第3図 第4図 第5図 第6図
ケージの内部構造を示す構成図、第3図は本発明の上層
のICパッケージの斜視図、第4図は本発明の下層のI
Cパッケージの斜視図、第5図は本発明のICパッケー
ジの構成図、第6図はピンとスルーホールの接続を示す
構成図である。 11.13・・・ICパッケージ、 12゜12
a、12b、 ・・・ピア、 14.14a
・・・スルーホール、 15・・・キャップ。 16.17・・・チップ、 18・・・予備半田層
、 19・・・内装パターン。 20・・・リード線、 21・・・密封材。 第1図 第2図 第3図 第4図 第5図 第6図
Claims (1)
- (1)ICパッケージを上下に積層した半導体装置にお
いて、一方の層のICパッケージの端子部に導電性のピ
ンを設け、他方の層のICパッケージの端子部にスルー
ホールを設け、前記ピンを前記スルーホールに挿入して
接続すると共に前記一方層のICパッケージ下面が他方
層のICパッケージ内を機密封上していることを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176012A JPS6154656A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176012A JPS6154656A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6154656A true JPS6154656A (ja) | 1986-03-18 |
Family
ID=16006175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59176012A Pending JPS6154656A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6154656A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0283590A2 (de) * | 1987-03-18 | 1988-09-28 | Telenorma Gmbh | Elektrische Bauelemente |
US5376825A (en) * | 1990-10-22 | 1994-12-27 | Seiko Epson Corporation | Integrated circuit package for flexible computer system alternative architectures |
JP4795948B2 (ja) * | 2003-07-16 | 2011-10-19 | マックスウェル テクノロジーズ, インク | 放射線遮へい集積回路デバイス、集積回路デバイスを遮へいする方法、及び、集積回路ダイを放射線から保護する高信頼性パッケージを作る方法 |
CN107112321A (zh) * | 2014-12-16 | 2017-08-29 | 高通股份有限公司 | 低剖面加强层叠封装半导体器件 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
JPS5688341A (en) * | 1979-12-21 | 1981-07-17 | Hitachi Ltd | Laminated semiconductor device |
-
1984
- 1984-08-24 JP JP59176012A patent/JPS6154656A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
JPS5688341A (en) * | 1979-12-21 | 1981-07-17 | Hitachi Ltd | Laminated semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0283590A2 (de) * | 1987-03-18 | 1988-09-28 | Telenorma Gmbh | Elektrische Bauelemente |
US5006920A (en) * | 1987-03-18 | 1991-04-09 | Telenorma Telefonbau Und Normalzeit Gmbh | Electrical components |
US5376825A (en) * | 1990-10-22 | 1994-12-27 | Seiko Epson Corporation | Integrated circuit package for flexible computer system alternative architectures |
JP4795948B2 (ja) * | 2003-07-16 | 2011-10-19 | マックスウェル テクノロジーズ, インク | 放射線遮へい集積回路デバイス、集積回路デバイスを遮へいする方法、及び、集積回路ダイを放射線から保護する高信頼性パッケージを作る方法 |
CN107112321A (zh) * | 2014-12-16 | 2017-08-29 | 高通股份有限公司 | 低剖面加强层叠封装半导体器件 |
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