JPH03235598A - Ｓｃｈ検出装置 - Google Patents
Ｓｃｈ検出装置Info
- Publication number
- JPH03235598A JPH03235598A JP2032053A JP3205390A JPH03235598A JP H03235598 A JPH03235598 A JP H03235598A JP 2032053 A JP2032053 A JP 2032053A JP 3205390 A JP3205390 A JP 3205390A JP H03235598 A JPH03235598 A JP H03235598A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- latch means
- latch
- stage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 239000002131 composite material Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 5
- 230000008929 regeneration Effects 0.000 claims description 4
- 238000011069 regeneration method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 7
- 230000007613 environmental effect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複合映像信号を扱う機器で、Ｈ，５ＹＮＣと
サブキャリア信号との位相関係（ＳＣＨ）を求め、ＳＣ
Ｈ情報を使用する機器に適している。
サブキャリア信号との位相関係（ＳＣＨ）を求め、ＳＣ
Ｈ情報を使用する機器に適している。
従来の技術
現在、放送用ＶＴＲでは、カラーフミングの管理を目的
として入力の映像信号のＳＣＨを計測することが行われ
ている。このＳＣＨ測定方法は、アナログ回路で行われ
、例えば、チャージポンプ回路を用いて入力映像信号と
入力映像信号のバースト信号に位相同期した色副搬送波
の位相関係をアナログ電圧としてＳＣＨ情報を得るよう
にしている。更に、このＳＣＨ情報を表示管に表示した
り、有益な情報として記憶したり、加工したりする都合
上、Ａ／Ｄ変換器を用いてディジタルのＳＣＨ情報とす
ることが行われている。
として入力の映像信号のＳＣＨを計測することが行われ
ている。このＳＣＨ測定方法は、アナログ回路で行われ
、例えば、チャージポンプ回路を用いて入力映像信号と
入力映像信号のバースト信号に位相同期した色副搬送波
の位相関係をアナログ電圧としてＳＣＨ情報を得るよう
にしている。更に、このＳＣＨ情報を表示管に表示した
り、有益な情報として記憶したり、加工したりする都合
上、Ａ／Ｄ変換器を用いてディジタルのＳＣＨ情報とす
ることが行われている。
発明が解決しようとする課題
ところで、機器に対する要望として、機器の小型化、無
調整化、高信頼性があり、このためには、上記のＳＣＨ
検出回路をディジタル化する必要がある。また、ディジ
タル化に適した回路構成を実現し、ディジタル集積回路
にも適した回路構成とする必要がある。
調整化、高信頼性があり、このためには、上記のＳＣＨ
検出回路をディジタル化する必要がある。また、ディジ
タル化に適した回路構成を実現し、ディジタル集積回路
にも適した回路構成とする必要がある。
特に、ＣＭＯＳプロセスのディジタル集積回路のゲート
アレイ、スタンダードセルでは、電源電圧、環境温度、
電気的負荷によりゲート遅延特性が大きく左右される。
アレイ、スタンダードセルでは、電源電圧、環境温度、
電気的負荷によりゲート遅延特性が大きく左右される。
課題を解決するための手段
本発明は、複合映像信号より水平同期信号を抽出する同
期分離手段と、前記複合映像信号中の色副搬送波に位相
同期した同期クロックを作成するクロック再生手段と、
最小単位遅延時間を有するディレィユニットをＮ段従属
接続して構成された遅延手段と、前記各々のディレィユ
ニット毎に対応付けられた複数ラッチ手段と、前記複数
ラッチ手段の出力をエンコードするエンコード手段とで
構成され、前記水平同期信号と前記同期クロックの位相
差を抽出してＳＣＨ情報を求めることを特徴としたＳＣ
Ｈ検出装置を提供するものであり、また、本発明は、複
合映像信号より水平同期信号を抽出する同期分離手段と
、前記複合映像信号中の色副搬送波に位相同期した同期
クロックを作成するクロック再生手段と、所定時間Ｔの
幅を有するパルス信号を発生するパルス発生手段と、最
小単位遅延時間を有するディレィユニットをＮ段従属接
続して構成された遅延手段と、前記各々のディレィユニ
ット毎に対応付けられた複数ラッチ手段と、前記複数ラ
ッチ手段の出力をエンコードするエンコード手段と、割
り算手段とで構成され、前記水平同期信号と前記同期ク
ロックの位相差を抽出し、前記所定時間Ｔの幅を有する
パルス信号をもとに所定時間Ｔだけ遅延するのに必要と
する前言己遅延手段を構成するディレィユニットの段数
値を計測し、前記割り算手段で、前記位相差を前記段数
値で割り算してＳＣＨ情報を求めることを特徴としたＳ
ＣＨ検出装置を提供するものである。
期分離手段と、前記複合映像信号中の色副搬送波に位相
同期した同期クロックを作成するクロック再生手段と、
最小単位遅延時間を有するディレィユニットをＮ段従属
接続して構成された遅延手段と、前記各々のディレィユ
ニット毎に対応付けられた複数ラッチ手段と、前記複数
ラッチ手段の出力をエンコードするエンコード手段とで
構成され、前記水平同期信号と前記同期クロックの位相
差を抽出してＳＣＨ情報を求めることを特徴としたＳＣ
Ｈ検出装置を提供するものであり、また、本発明は、複
合映像信号より水平同期信号を抽出する同期分離手段と
、前記複合映像信号中の色副搬送波に位相同期した同期
クロックを作成するクロック再生手段と、所定時間Ｔの
幅を有するパルス信号を発生するパルス発生手段と、最
小単位遅延時間を有するディレィユニットをＮ段従属接
続して構成された遅延手段と、前記各々のディレィユニ
ット毎に対応付けられた複数ラッチ手段と、前記複数ラ
ッチ手段の出力をエンコードするエンコード手段と、割
り算手段とで構成され、前記水平同期信号と前記同期ク
ロックの位相差を抽出し、前記所定時間Ｔの幅を有する
パルス信号をもとに所定時間Ｔだけ遅延するのに必要と
する前言己遅延手段を構成するディレィユニットの段数
値を計測し、前記割り算手段で、前記位相差を前記段数
値で割り算してＳＣＨ情報を求めることを特徴としたＳ
ＣＨ検出装置を提供するものである。
作用
本発明は、最小単位遅延時間を有するディレィユニット
をＮ段従属接続して構成された遅延手段と、各々のディ
レィユニット毎に対応付けられた複数ラッチ手段と、複
数ラッチ手段の出力をエンコードするエンコード手段と
を用いて、−例として、入力映像信号中の水平同期信号
を遅延手段のディレィユニットの初段に入力し、入力映
像信号中のバースト信号に同期した色副搬送波を全ての
ラッチ手段にデータとして入力し、各々のディレィユニ
ットの逐次遅れた水平同期信号をそれぞれに対応付けら
れたラッチ手段にラッチクロックとして入力し、エンコ
ード手段で、ディレィユニット初段から後段の方向にラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレィユニットの段
数値を計測することにより、入力映像信号中の水平同期
信号と色副搬送波の位相関係情報を求め、さらに、遅延
手段の遅延バラツキを補正するため、最小単位遅延時間
を有するディレィユニットをＮ段従属接続して構成され
た遅延手段と、各々のディレィユニット毎に対応付けら
れた複数ラッチ手段と、複数ラッチ手段の出力をエンコ
ードするエンコード手段とを用いて、−例として、所定
時間Ｔの幅を有するパルス信号を遅延手段のディレィユ
ニットの初段に入力すると共に、全てのラッチ手段にデ
ータとして入力し、各々のディレィユニットの逐次遅れ
たパルス信号をそれぞれに対応付けられたラッチ手段に
ラッチクロックとして入力し、エンコード手段で、ディ
レィユニット初段から後段の方向にラッチ手段の出力を
検査し、ひとつ前のラッチ手段の出力と初めて差が現れ
た場所での前記ディレィユニットの段数値を１測するこ
とにより、所定時間Ｔの遅延を得るためのディレィユニ
ットの段数（遅延手段の遅延時間の逆数）を求め、割り
算手段により、上記位相関係情報を所定時間Ｔの遅延を
得るためのディレィユニットの段数で割ることにより、
遅延手段の遅延バラツキを自動的に補正し、常に、安定
なＳＣＨ情報を得るディジタルロ路構成のｓ ｃ ｔｉ
検出回路を実現説明する。ｌは遅延線の遅延時間を測定
するために用いるパルス発生器で、例えば、水晶発振器
からのクロックをもとに所定時間幅Ｔのパルスを発生す
る。２は複合映像信号入力端子、３１．３２はスイッチ
、４１． ４２． ４３． ・・・＋４ｎはノンイパ
ーターゲート（ディレィユニット）、Ｓはディレイユニ
ットで構成された遅延線（遅延手段）、７１．７２．
・・・、７ｎはラッチ回路、８はエンコーダ回路、１
３１，１３２はレジスタ、１４は割り算器、１５はＳＣ
Ｈ情報出力端子、６はパルス発生器１と遅延線５とラッ
チ回路群７とエンコーダ８とで構成された遅延時間測定
器、１６は遅延線５とラッチ回路群７とエンコーダ８と
で構成された位相差抽出回路、１７は複合映像信号のバ
ースト信号に位相同期した２倍の色副搬送波を作成する
同期クロック再生器、１８は複合映像信号から水平同期
信号を抽出する水平同期検出器である。
をＮ段従属接続して構成された遅延手段と、各々のディ
レィユニット毎に対応付けられた複数ラッチ手段と、複
数ラッチ手段の出力をエンコードするエンコード手段と
を用いて、−例として、入力映像信号中の水平同期信号
を遅延手段のディレィユニットの初段に入力し、入力映
像信号中のバースト信号に同期した色副搬送波を全ての
ラッチ手段にデータとして入力し、各々のディレィユニ
ットの逐次遅れた水平同期信号をそれぞれに対応付けら
れたラッチ手段にラッチクロックとして入力し、エンコ
ード手段で、ディレィユニット初段から後段の方向にラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレィユニットの段
数値を計測することにより、入力映像信号中の水平同期
信号と色副搬送波の位相関係情報を求め、さらに、遅延
手段の遅延バラツキを補正するため、最小単位遅延時間
を有するディレィユニットをＮ段従属接続して構成され
た遅延手段と、各々のディレィユニット毎に対応付けら
れた複数ラッチ手段と、複数ラッチ手段の出力をエンコ
ードするエンコード手段とを用いて、−例として、所定
時間Ｔの幅を有するパルス信号を遅延手段のディレィユ
ニットの初段に入力すると共に、全てのラッチ手段にデ
ータとして入力し、各々のディレィユニットの逐次遅れ
たパルス信号をそれぞれに対応付けられたラッチ手段に
ラッチクロックとして入力し、エンコード手段で、ディ
レィユニット初段から後段の方向にラッチ手段の出力を
検査し、ひとつ前のラッチ手段の出力と初めて差が現れ
た場所での前記ディレィユニットの段数値を１測するこ
とにより、所定時間Ｔの遅延を得るためのディレィユニ
ットの段数（遅延手段の遅延時間の逆数）を求め、割り
算手段により、上記位相関係情報を所定時間Ｔの遅延を
得るためのディレィユニットの段数で割ることにより、
遅延手段の遅延バラツキを自動的に補正し、常に、安定
なＳＣＨ情報を得るディジタルロ路構成のｓ ｃ ｔｉ
検出回路を実現説明する。ｌは遅延線の遅延時間を測定
するために用いるパルス発生器で、例えば、水晶発振器
からのクロックをもとに所定時間幅Ｔのパルスを発生す
る。２は複合映像信号入力端子、３１．３２はスイッチ
、４１． ４２． ４３． ・・・＋４ｎはノンイパ
ーターゲート（ディレィユニット）、Ｓはディレイユニ
ットで構成された遅延線（遅延手段）、７１．７２．
・・・、７ｎはラッチ回路、８はエンコーダ回路、１
３１，１３２はレジスタ、１４は割り算器、１５はＳＣ
Ｈ情報出力端子、６はパルス発生器１と遅延線５とラッ
チ回路群７とエンコーダ８とで構成された遅延時間測定
器、１６は遅延線５とラッチ回路群７とエンコーダ８と
で構成された位相差抽出回路、１７は複合映像信号のバ
ースト信号に位相同期した２倍の色副搬送波を作成する
同期クロック再生器、１８は複合映像信号から水平同期
信号を抽出する水平同期検出器である。
エンコーダ回路８はディレィユニット４１〜４ｎの初段
から後段の方向にラッチ回路７１〜７ｎの出力を検査し
、ひとつ前のラッチ回路の出力と初めて差が現れた場所
でのディレィユニット４１〜４ｎの段数を測定する回路
である。
から後段の方向にラッチ回路７１〜７ｎの出力を検査し
、ひとつ前のラッチ回路の出力と初めて差が現れた場所
でのディレィユニット４１〜４ｎの段数を測定する回路
である。
ここで、遅延時間測定器６の動作を第１図、第２図、第
４図を用いて説明する。スイッチ３１゜３２は、遅延時
間測定時にはａ側に接続し、パルス発生器１からの遅延
時間測定用の所定時間幅Ｔのパルス信号ＳＯを初段のデ
ィレィユニット４１と全てのラッチ回路群７のＤＡＴＡ
入力に供給する。第２図の（Ａ）に示すように、ディレ
ィユニット４の段数が深くなればなるだけ、ディレィユ
ニット４の出力のパルス信号８１． Ｓ２． Ｓ３
． Ｓ４、・・・＋Ｓｎが時間遅延したパルスとなる
。
４図を用いて説明する。スイッチ３１゜３２は、遅延時
間測定時にはａ側に接続し、パルス発生器１からの遅延
時間測定用の所定時間幅Ｔのパルス信号ＳＯを初段のデ
ィレィユニット４１と全てのラッチ回路群７のＤＡＴＡ
入力に供給する。第２図の（Ａ）に示すように、ディレ
ィユニット４の段数が深くなればなるだけ、ディレィユ
ニット４の出力のパルス信号８１． Ｓ２． Ｓ３
． Ｓ４、・・・＋Ｓｎが時間遅延したパルスとなる
。
第２図においては、Ｔを４倍のサブキャリア信号（４Ｆ
ｓｃ）の１クロック周期幅とし、ディレィユニットの１
段当りの遅延量をＴ／４としている。
ｓｃ）の１クロック周期幅とし、ディレィユニットの１
段当りの遅延量をＴ／４としている。
各ラッチ回路７１〜７ｎにてディレィユニット４１〜４
ｎにより得られた時間遅延したパルス信号の立ち上がり
で、もとのパルス信号ＳＯをラッチすると、第２図では
、パルス８１． Ｓ２． ８３゜Ｓ４でラッチすると
き、ラッチ結果としてＨレベルが得られ、パルスＳ！５
＋Ｓ６＋ ・・・＋ Ｓｎでラッチするとき、ラッ
チ結果はＬレベルとなる。即ち、第１図のラッチ回路７
Ｌ ７２．７３．７４の結果がＨレベルであり、これ
より後段のラッチ回路７５、・・・ ７ｎの結果はＬレ
ベルとなる。
ｎにより得られた時間遅延したパルス信号の立ち上がり
で、もとのパルス信号ＳＯをラッチすると、第２図では
、パルス８１． Ｓ２． ８３゜Ｓ４でラッチすると
き、ラッチ結果としてＨレベルが得られ、パルスＳ！５
＋Ｓ６＋ ・・・＋ Ｓｎでラッチするとき、ラッ
チ結果はＬレベルとなる。即ち、第１図のラッチ回路７
Ｌ ７２．７３．７４の結果がＨレベルであり、これ
より後段のラッチ回路７５、・・・ ７ｎの結果はＬレ
ベルとなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給されるが、このエンコーダ回路８は例えば、第
４図に示す汎用ＴＴＬ−Ｉ Ｃにあるパリティエンコー
ダ（ＳＮ７４ＬＳ １４８）を単独か従属接続で構成さ
れる。同図において、Ｄｌ。
８に供給されるが、このエンコーダ回路８は例えば、第
４図に示す汎用ＴＴＬ−Ｉ Ｃにあるパリティエンコー
ダ（ＳＮ７４ＬＳ １４８）を単独か従属接続で構成さ
れる。同図において、Ｄｌ。
Ｄ２． ・・・、Ｄ８は第１図でのエンコーダ回路８
の端子ＤＩ、Ｄ２． ・・・、Ｄ８に対応しており、
初段のラッチ回路７１の出力から順に第４図のＤｌ。
の端子ＤＩ、Ｄ２． ・・・、Ｄ８に対応しており、
初段のラッチ回路７１の出力から順に第４図のＤｌ。
Ｄ２・・・ に対応付られている。また、第４図のＡＯ
（ＬＳＢ）、Ａｌ、Ａ２は第１図のエンコーダ回路８の
出力Ａ（所定時間遅延段数）に対応しており、複数ビッ
トのデータとして、レジスタ１３１にストアされる。第
４図の入力端子ＤＩ、Ｄ２゜Ｄ３．Ｄ４． ・・・に
第２図のラッチ結果が入力されると、第４図に併記する
ＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ＝４（Ａ
２＝“Ｈ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｌ”）なる結果が
レジスタ１３１にストアされる。
（ＬＳＢ）、Ａｌ、Ａ２は第１図のエンコーダ回路８の
出力Ａ（所定時間遅延段数）に対応しており、複数ビッ
トのデータとして、レジスタ１３１にストアされる。第
４図の入力端子ＤＩ、Ｄ２゜Ｄ３．Ｄ４． ・・・に
第２図のラッチ結果が入力されると、第４図に併記する
ＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ＝４（Ａ
２＝“Ｈ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｌ”）なる結果が
レジスタ１３１にストアされる。
この結果Ａは、所定時間幅Ｔの遅延を構成するのに、デ
イ１／イユニツトを４段従属接続する必要があることを
意味している。
イ１／イユニツトを４段従属接続する必要があることを
意味している。
次に、位相差抽出器１６の動作を第１図、第２図、第４
図を用いて説明する。スイッチ３１，３２は、位相差抽
出時には、ｂ側に接続し、水平同期検出器１８からの水
平同期信号ＳＯ”を初段のディレィユニット４１に入力
し、同期クロック再生器１７からの２倍の色副搬送波（
２Ｆｓｃ）信号を全てのラッチ回路７１〜７ｎのＤＡＴ
Ａ入力に供給する。第２図の（Ｂ）に示すように、ディ
レィユニット４１〜４ｎの段数が深くなればなるだけ、
ディレィユニット４の出力のパルス信号Ｓ１゜８２、
８３． Ｓ４． ・・・、Ｓｎが時間遅延したパル
スとなる。
図を用いて説明する。スイッチ３１，３２は、位相差抽
出時には、ｂ側に接続し、水平同期検出器１８からの水
平同期信号ＳＯ”を初段のディレィユニット４１に入力
し、同期クロック再生器１７からの２倍の色副搬送波（
２Ｆｓｃ）信号を全てのラッチ回路７１〜７ｎのＤＡＴ
Ａ入力に供給する。第２図の（Ｂ）に示すように、ディ
レィユニット４１〜４ｎの段数が深くなればなるだけ、
ディレィユニット４の出力のパルス信号Ｓ１゜８２、
８３． Ｓ４． ・・・、Ｓｎが時間遅延したパル
スとなる。
ここで、入力される水平同期信号が第２図の（Ｂ）に示
す実線矢印のタイミングのときは、各ラッチ回路７１〜
７ｎにてディレィユニット４１〜４ｎにより得られた時
間遅延したパルス信号の立ち上がりで、２Ｆｓｃ信号を
ラッチすると、パルスＳ１．８２．８３．８４でラッチ
するとき、ラッチ結果としてＨレベルが得られ、パルス
８５，８６゜・・・＋ Ｓｎでラッチするとき、ラッ
チ結果はＬレベルとなる。即ち、第１図のラッチ回路７
１．７２゜７３．７４の結果がＨレベルであり、これよ
り後段のラッチ回路７５．・・・＋７ｎの結果はＬレベ
ルとなる。
す実線矢印のタイミングのときは、各ラッチ回路７１〜
７ｎにてディレィユニット４１〜４ｎにより得られた時
間遅延したパルス信号の立ち上がりで、２Ｆｓｃ信号を
ラッチすると、パルスＳ１．８２．８３．８４でラッチ
するとき、ラッチ結果としてＨレベルが得られ、パルス
８５，８６゜・・・＋ Ｓｎでラッチするとき、ラッ
チ結果はＬレベルとなる。即ち、第１図のラッチ回路７
１．７２゜７３．７４の結果がＨレベルであり、これよ
り後段のラッチ回路７５．・・・＋７ｎの結果はＬレベ
ルとなる。
更に、ラッチ回路７群で得られた結果はエン２−ダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝４ （Ａ２＝“Ｈ”、Ａ１＝“Ｌ″、ＡＯ＝“Ｌ”）
なる結果が出力され、レジスタ１３２にストアされる。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝４ （Ａ２＝“Ｈ”、Ａ１＝“Ｌ″、ＡＯ＝“Ｌ”）
なる結果が出力され、レジスタ１３２にストアされる。
この結果Ａは、水平同期信号ＳＯ′と２Ｆｓｃとの位相
差の大きさ（第２図の（Ｂ）に示す位相差Ｘ）を表して
いる。
差の大きさ（第２図の（Ｂ）に示す位相差Ｘ）を表して
いる。
この後１９割り算器１４にて、レジスタ１３２の内容（
位相差情報）をレジスタ１３１の内容（所定時間遅延段
数）で割り算され、ここでは割り算結果１＝４／４を得
て、ＳＣＨの大きさとして１か出力される。
位相差情報）をレジスタ１３１の内容（所定時間遅延段
数）で割り算され、ここでは割り算結果１＝４／４を得
て、ＳＣＨの大きさとして１か出力される。
次に、入力される水平同期信号が第２図の（Ｂ）に示す
破線矢印のタイミングのときは、各ラッチ回路７１〜７
ｎにてディレィユニット４１〜４ｎにより得られた時間
遅延したパルス信号の立ち上がりで、２Ｆｓｃ信号をラ
ッチすると、パルスＳ１、Ｓ２でラッチするとき、ラッ
チ結果としてＨＬ／／＜ルカ得られ、パルスＳ３，８４
． ・・・＋ Ｓ ｎ テラッチするとき、ラッチ
結果はＬレベルとなる。
破線矢印のタイミングのときは、各ラッチ回路７１〜７
ｎにてディレィユニット４１〜４ｎにより得られた時間
遅延したパルス信号の立ち上がりで、２Ｆｓｃ信号をラ
ッチすると、パルスＳ１、Ｓ２でラッチするとき、ラッ
チ結果としてＨＬ／／＜ルカ得られ、パルスＳ３，８４
． ・・・＋ Ｓ ｎ テラッチするとき、ラッチ
結果はＬレベルとなる。
即ち、第１図のラッチ回路７１．７２の結果がＨレベル
であり、これより後段のラッチ回路７３゜・・・＋７ｎ
の結果はＬレベルとなる。
であり、これより後段のラッチ回路７３゜・・・＋７ｎ
の結果はＬレベルとなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ″、Ａ１＝“Ｈ”、ＡＯ＝“Ｌ”）
なる結果が出力され、レジスタ１３２にストアされる。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ″、Ａ１＝“Ｈ”、ＡＯ＝“Ｌ”）
なる結果が出力され、レジスタ１３２にストアされる。
この結果Ａは、水平同期信号ＳＯと２Ｆｓｃとの位相差
の大きさ（第２図の（Ｂ）に示す位相差Ｙ）を表してい
る。
の大きさ（第２図の（Ｂ）に示す位相差Ｙ）を表してい
る。
この後、割り算器１４にて、レジスタ１３２の内容（位
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果０．５＝２／４を
得て、ＳＣＨの大きさとして０． ５が出力される。
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果０．５＝２／４を
得て、ＳＣＨの大きさとして０． ５が出力される。
このようにして、水平同期信号ＳＯ′と２Ｆｓｃとの位
相差の大きさに応じたＳＣＨ情報が得られる。 さて
ここで、ディレィユニットの１段当りの遅延量がＴ／２
になったときの動作を説明する。
相差の大きさに応じたＳＣＨ情報が得られる。 さて
ここで、ディレィユニットの１段当りの遅延量がＴ／２
になったときの動作を説明する。
遅延時間測定器６の動作を第３図の（Ａ）を用いて説明
する。
する。
各ラッチ回路７１〜７ｎにてディレィユニット４１〜４
ｎにより得られた時間遅延したパルス信号の立ち上がり
で、もとのパルス信号ＳＯをラッチすると、第３図では
、パルスＳ１．Ｓ２でラッチするとき、ラッチ結果とし
てＨレベルが得られ、パルス８３，８４． ・・・、
Ｓｎでラッチするとき、ラッチ結果はＬレベルとなる。
ｎにより得られた時間遅延したパルス信号の立ち上がり
で、もとのパルス信号ＳＯをラッチすると、第３図では
、パルスＳ１．Ｓ２でラッチするとき、ラッチ結果とし
てＨレベルが得られ、パルス８３，８４． ・・・、
Ｓｎでラッチするとき、ラッチ結果はＬレベルとなる。
即ち、第１図のラッチ回路７１．７２の結果がＨレベル
であり、これより後段のラッチ回路７３．・・・、７ｎ
の結果はＬレベルとなる。
であり、これより後段のラッチ回路７３．・・・、７ｎ
の結果はＬレベルとなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ”、ＡＯ＝“Ｌ″）
なる結果がレジスタ１３１にストアされる。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ”、ＡＯ＝“Ｌ″）
なる結果がレジスタ１３１にストアされる。
この結果Ａは、所定時間幅Ｔの遅延を構成するのに、デ
ィレィユニットを２段従属接続する必要があることを意
味している。
ィレィユニットを２段従属接続する必要があることを意
味している。
次に、位相差抽出器１６の動作を第４図の（Ｂ）を用い
て説明する。ここで、入力される水平同期信号が第３図
の（Ｂ）に示す実線矢印のタイミングのときは、各ラッ
チ回路７１〜７ｎにてディレィユニット４１〜４ｎによ
り得られた時間遅延したパルス信号の立ち上がりで、２
Ｆｓｃ信号をラッチすると、パルスＳＬ、８２でラッチ
するとき、ラッチ結果としてＨレベルが得られ、パルス
８３゜Ｓ４でラッチするとき、ラッチ結果はＬレベルと
なる。即ち、第１図のラッチ回路７１．７２の結果がＨ
レベルであり、ラッチ回路７３．７４の結果はＬレベル
をなる。
て説明する。ここで、入力される水平同期信号が第３図
の（Ｂ）に示す実線矢印のタイミングのときは、各ラッ
チ回路７１〜７ｎにてディレィユニット４１〜４ｎによ
り得られた時間遅延したパルス信号の立ち上がりで、２
Ｆｓｃ信号をラッチすると、パルスＳＬ、８２でラッチ
するとき、ラッチ結果としてＨレベルが得られ、パルス
８３゜Ｓ４でラッチするとき、ラッチ結果はＬレベルと
なる。即ち、第１図のラッチ回路７１．７２の結果がＨ
レベルであり、ラッチ回路７３．７４の結果はＬレベル
をなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ″、ＡＯ＝“Ｌ′”
）なる結果が出力され、レジスタ１３２にストアされる
。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝２ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ″、ＡＯ＝“Ｌ′”
）なる結果が出力され、レジスタ１３２にストアされる
。
この結果Ａは、水平同期信号ＳＯ′と２Ｆｓｃとの位相
差の大きさ（第３図の（Ｂ）に示す位相差Ｘ）を表して
いる。
差の大きさ（第３図の（Ｂ）に示す位相差Ｘ）を表して
いる。
この後、割り算器１４にて、レジスタ１３２の内容（位
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果１＝２／２を得て
、ＳＣＨの大きさとして１が出力される。
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果１＝２／２を得て
、ＳＣＨの大きさとして１が出力される。
次に、入力される水平同期信号が第３図の（Ｂ）に示す
破線矢印のタイミングのときは、各ラッチ回路７１〜７
ｎにてディレィユニット４により得られた時間遅延した
パルス信号の立ち上がりで、２Ｆｓ ｃ信号をラッチす
ると、パルスＳ１でラッチするとき、ラッチ結果として
Ｈレベルが得られ、パルスＳ２，８３でラッチするとき
、ラッチ結果はＬレベルとなる。即ち、第１図のラッチ
回路７１の結果がＨレベルであり、これより後段のラッ
チ回路７２．７３の結果はＬレベルとなる。
破線矢印のタイミングのときは、各ラッチ回路７１〜７
ｎにてディレィユニット４により得られた時間遅延した
パルス信号の立ち上がりで、２Ｆｓ ｃ信号をラッチす
ると、パルスＳ１でラッチするとき、ラッチ結果として
Ｈレベルが得られ、パルスＳ２，８３でラッチするとき
、ラッチ結果はＬレベルとなる。即ち、第１図のラッチ
回路７１の結果がＨレベルであり、これより後段のラッ
チ回路７２．７３の結果はＬレベルとなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝１ （Ａ２＝“Ｌ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｈ”）
なる結果が出力され、レジスタ１３２にストアされる。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝１ （Ａ２＝“Ｌ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｈ”）
なる結果が出力され、レジスタ１３２にストアされる。
この結果Ａは、水平同期信号ＳＯと２Ｆｓｃとの位相差
の大きさ（第２図の（Ｂ）に示す位相差Ｙ）を表してい
る。
の大きさ（第２図の（Ｂ）に示す位相差Ｙ）を表してい
る。
この後、割り算器１４にて、レジスタ１３２の内容（位
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果０．５＝１／２を
得て、ＳＣＨの大きさとして０．５が出力される。
相差情報）をレジスタ１３１の内容（所定時間遅延段数
）で割り算され、ここでは割り算結果０．５＝１／２を
得て、ＳＣＨの大きさとして０．５が出力される。
このようにして、ディレィユニットの１段当りの遅延量
が変化しても、第２図で得られると同様の値で、水平同
期信号ＳＯ′と２Ｆｓｃとの位相差の大きさに応じたＳ
ＣＨ情報が得られる。
が変化しても、第２図で得られると同様の値で、水平同
期信号ＳＯ′と２Ｆｓｃとの位相差の大きさに応じたＳ
ＣＨ情報が得られる。
次に、本発明の第２の実施例について、第５図。
第６図を用いて説明する。第１の実施例（第１図）と同
一機能を有するものには、同一符号もしくはアポストロ
フィイ（′）付きの同一符号を付けた。
一機能を有するものには、同一符号もしくはアポストロ
フィイ（′）付きの同一符号を付けた。
第２の実施例は、遅延時間測定器６と位相差抽出回路１
６を別のハードウェアで構成した。また、遅延時間測定
器６と位相差抽出回路１６で用いられるラッチ回路群７
及び７゛のデータとラッチクロックの信号が、第１図と
は逆の関係になるように構成している。即ち、ラッチ回
路７１〜７ｎおよび７１′〜７ｎ’のデータ入力として
各ディレィユニット４１から４ｎ及び４１′〜４ｎ″の
出力を、ラッチ回路７１から７ｎ及び７１′〜７ｎ’の
ラッチクロック入力としてパルス発生器１及び同期クロ
ック再生器１７からの２Ｆｓｃ信号を入力している。ま
た、ラッチ回路群７′の反転出力をエンコーダ回路８゛
に供給している。
６を別のハードウェアで構成した。また、遅延時間測定
器６と位相差抽出回路１６で用いられるラッチ回路群７
及び７゛のデータとラッチクロックの信号が、第１図と
は逆の関係になるように構成している。即ち、ラッチ回
路７１〜７ｎおよび７１′〜７ｎ’のデータ入力として
各ディレィユニット４１から４ｎ及び４１′〜４ｎ″の
出力を、ラッチ回路７１から７ｎ及び７１′〜７ｎ’の
ラッチクロック入力としてパルス発生器１及び同期クロ
ック再生器１７からの２Ｆｓｃ信号を入力している。ま
た、ラッチ回路群７′の反転出力をエンコーダ回路８゛
に供給している。
さて、遅延時間測定器６の動作を第６図（Ａ）を用いて
説明する。
説明する。
各ラッチ回路７１〜７ｎにてディレィユニット４１〜４
ｎにより得られた時間遅延したパルス信号を、もとのパ
ルス信号ＳＯのたち下がりでラッチすると、第６図では
、パルス８１． ８２． Ｓ３をラッチするとき、ラ
ッチ結果としてＨレベルが得られ、パルス８４． ・
・・、ＳＮをラッチするとき、ラッチ結果はＬレベルと
なる。即ち、第５図のラッチ回路７１，７２．７３の結
果がＨレベルであり、これより後段のラッチ回路７４．
・・・７ｎの結果はＬレベルとなる。
ｎにより得られた時間遅延したパルス信号を、もとのパ
ルス信号ＳＯのたち下がりでラッチすると、第６図では
、パルス８１． ８２． Ｓ３をラッチするとき、ラ
ッチ結果としてＨレベルが得られ、パルス８４． ・
・・、ＳＮをラッチするとき、ラッチ結果はＬレベルと
なる。即ち、第５図のラッチ回路７１，７２．７３の結
果がＨレベルであり、これより後段のラッチ回路７４．
・・・７ｎの結果はＬレベルとなる。
更に、ラッチ回路群７で得られた結果はエンコーダ回路
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝３ （Ａ２＝“Ｌ″ Ａ１＝“Ｈ”、ＡＯ＝“Ｈ”）
なる結果を得て割り算器１４に供給される。
８に供給され、前記説明と同一の動作により、第４図に
併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき、Ａ
＝３ （Ａ２＝“Ｌ″ Ａ１＝“Ｈ”、ＡＯ＝“Ｈ”）
なる結果を得て割り算器１４に供給される。
この結果Ａは、所定時間幅Ｔの遅延を構成するのに、デ
ィレィユニットを３段従属接続する必要があることを意
味している。
ィレィユニットを３段従属接続する必要があることを意
味している。
次に、位相差抽出器１６の動作を第６図の（Ｂ）を用い
て説明する。ここで、入力される水平同期信号（Ｈ，５
ＹＮＣ）が第６図に示す実線矢印のタイミングのときは
、各ラッチ回路７１゛〜７ｎ’にてディレィユニット４
１゛〜４ｎ′により得られた各種時間遅延した２Ｆｓｃ
信号を水平同期信号（Ｈ，Ｓ Ｙ Ｎ Ｃ）の立ち上が
りでラッチすると、パルス８１，８２．８３をラッチす
るとき、ラッチ結果の反転としてＨレベルが得られ、パ
ルスＳ４、Ｓ５をラッチするとき、ラッチ結果の反転は
Ｌレベルとなる。即ち、第１図のラッチ回路７１′。
て説明する。ここで、入力される水平同期信号（Ｈ，５
ＹＮＣ）が第６図に示す実線矢印のタイミングのときは
、各ラッチ回路７１゛〜７ｎ’にてディレィユニット４
１゛〜４ｎ′により得られた各種時間遅延した２Ｆｓｃ
信号を水平同期信号（Ｈ，Ｓ Ｙ Ｎ Ｃ）の立ち上が
りでラッチすると、パルス８１，８２．８３をラッチす
るとき、ラッチ結果の反転としてＨレベルが得られ、パ
ルスＳ４、Ｓ５をラッチするとき、ラッチ結果の反転は
Ｌレベルとなる。即ち、第１図のラッチ回路７１′。
７２°、７３゛の結果がＨレベルであり、ラッチ回路７
４’、７５’の結果はＬレベルとなる。
４’、７５’の結果はＬレベルとなる。
更に、ラッチ回路群７′で得られた結果はエンコーダ回
路８′に供給され、前記説明と同一の動作により、第４
図に併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき
、Ａ＝３ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ”、ＡＯ＝“Ｈ
”）なる結果が割り算器１４に出力される。
路８′に供給され、前記説明と同一の動作により、第４
図に併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき
、Ａ＝３ （Ａ２＝“Ｌ”、Ａ１＝“Ｈ”、ＡＯ＝“Ｈ
”）なる結果が割り算器１４に出力される。
この結果Ａは、水平同期信号ＳＯ′と２Ｆｓｃとの位相
差の大きさ（第６図の（Ｂ）に示す位相差Ｘ）を表して
いる。
差の大きさ（第６図の（Ｂ）に示す位相差Ｘ）を表して
いる。
コノ後、割り算器１４にて、エンコーダ８′の出力（位
相差情報）をエンコーダ８の出力（所定時間遅延段数）
で割り算され、ここでは割り算結果１＝３／３を得て、
ＳＣＨの大きさとして１が出力される。これは、第３図
において、水平同期信号ＳＯ′が実線矢印のタイミング
であるときの結果と同じである。
相差情報）をエンコーダ８の出力（所定時間遅延段数）
で割り算され、ここでは割り算結果１＝３／３を得て、
ＳＣＨの大きさとして１が出力される。これは、第３図
において、水平同期信号ＳＯ′が実線矢印のタイミング
であるときの結果と同じである。
次に、入力される水平同期信号（Ｈ，５ＹＮＣ）が第６
図の（Ｂ）に示す破線矢印のタイミングのときは、各ラ
ッチ回路７１゛〜７ｎ’にてディレィユニット４１′〜
４ｎ’により得られた時間遅延した２Ｆｓｃ信号を水平
同期信号（Ｈ，５ＹＮＣ）の立ち上がりでラッチすると
、パルスＳ１をラッチするとき、ラッチ結果の反転とし
てＨレベルが得られ、パルス８４． ・・・、Ｓ５を
ラッチするとき、ラッチ結果の反転はＬレベルとなる。
図の（Ｂ）に示す破線矢印のタイミングのときは、各ラ
ッチ回路７１゛〜７ｎ’にてディレィユニット４１′〜
４ｎ’により得られた時間遅延した２Ｆｓｃ信号を水平
同期信号（Ｈ，５ＹＮＣ）の立ち上がりでラッチすると
、パルスＳ１をラッチするとき、ラッチ結果の反転とし
てＨレベルが得られ、パルス８４． ・・・、Ｓ５を
ラッチするとき、ラッチ結果の反転はＬレベルとなる。
即ち、第１図のラッチ回路７１′の結果がＨレベルであ
り、ラッチ回路７４′、・・・、７５′の結果はＬレベ
ルとなる。
り、ラッチ回路７４′、・・・、７５′の結果はＬレベ
ルとなる。
更に、ラッチ回路群７′で得られた結果はエンコーダ回
路８°に供給され、前記説明と同一の動作により、第４
図に併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき
、Ａ＝１ （Ａ２＝“Ｌ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｈ
”）なる結果が割り算器１４に出力される。
路８°に供給され、前記説明と同一の動作により、第４
図に併記するＦＵＮＣＴＩＯＮ ＴＡＢＬＥに基づき
、Ａ＝１ （Ａ２＝“Ｌ”、Ａ１＝“Ｌ”、ＡＯ＝“Ｈ
”）なる結果が割り算器１４に出力される。
この結果Ａは、水平同期信号ｓｏ”と２Ｆｓｃとの位相
差の大きさ（第６図の（Ｂ）に示す位相差Ｙ）を表して
いる。
差の大きさ（第６図の（Ｂ）に示す位相差Ｙ）を表して
いる。
この後、割り算器１４にて、エンコーダ８′の出力（位
相差情報）をエンコーダ８の出方（所定時間遅延段数）
で割り算され、ここでは割り算結果０．３＝１７３を得
て、ＳＣＨの大キサトｔ、テｏ。
相差情報）をエンコーダ８の出方（所定時間遅延段数）
で割り算され、ここでは割り算結果０．３＝１７３を得
て、ＳＣＨの大キサトｔ、テｏ。
３が出力される。これは、第３図において、水平同期信
号ＳＯ′が実線矢印のタイミングであるときの結果０．
５と若干具なるが、実際のデバイスのようにデイレユニ
ットの遅延量が少ないときには、差が無視できるぐ１；
いに近付くことが予想され、十分精度の高いＳＣＨ検出
ができる。
号ＳＯ′が実線矢印のタイミングであるときの結果０．
５と若干具なるが、実際のデバイスのようにデイレユニ
ットの遅延量が少ないときには、差が無視できるぐ１；
いに近付くことが予想され、十分精度の高いＳＣＨ検出
ができる。
更に、本発明の第３の実施例として次のような構成も考
えられる（図面省略）。
えられる（図面省略）。
本発明に使用する遅延線５及び５′を構成するディレィ
ユニット４１〜４ｎ及び４１′〜４０′の遅延量が電源
電圧や環境温度等の変化においても常に安定であるなら
ば、第５図における遅延時間測定器６の必要性はなく、
省略することができる。
ユニット４１〜４ｎ及び４１′〜４０′の遅延量が電源
電圧や環境温度等の変化においても常に安定であるなら
ば、第５図における遅延時間測定器６の必要性はなく、
省略することができる。
これに伴って割り算器１４が不要になり、エンコーダ８
′の出力がそのままＳＣＨ情報出力端子に１５に出力さ
れる構成になる。割り算器１４及び遅延時間測定器６の
必要性は、ディレィユニットの遅延時間バラツキを補正
するためのものだからである。
′の出力がそのままＳＣＨ情報出力端子に１５に出力さ
れる構成になる。割り算器１４及び遅延時間測定器６の
必要性は、ディレィユニットの遅延時間バラツキを補正
するためのものだからである。
発明の効果
本発明により、従来アナログ回路であったＳＣＨ検出回
路をディジタル化に適した回路構成を実現したと同時に
、ディジタル集積回路で構成するにも適した回路構成に
することができ、ＳＣＨ回路の小型化、無調整化、高信
頼性が実現できた。
路をディジタル化に適した回路構成を実現したと同時に
、ディジタル集積回路で構成するにも適した回路構成に
することができ、ＳＣＨ回路の小型化、無調整化、高信
頼性が実現できた。
また、本発明では最小単位遅延時間を持ったディレィユ
ニットの従属接続にて構成された遅延線を用いてＳＣＨ
検出回路を構成したが、自ら遅延線の遅延時間を測定す
る回路を設け、時々刻々、ディレィユニットの遅延時間
を測定し、測定した遅延時間を基に、ＳＣＨ検出値を補
正することにより、電源会環境温度変動等により、ディ
レィユニットの遅延時間が変化しても、常に安定なＳＣ
Ｈ検出が可能な構成を実現した。
ニットの従属接続にて構成された遅延線を用いてＳＣＨ
検出回路を構成したが、自ら遅延線の遅延時間を測定す
る回路を設け、時々刻々、ディレィユニットの遅延時間
を測定し、測定した遅延時間を基に、ＳＣＨ検出値を補
正することにより、電源会環境温度変動等により、ディ
レィユニットの遅延時間が変化しても、常に安定なＳＣ
Ｈ検出が可能な構成を実現した。
第１図は本発明の第１の実施例におけるＳＣＨ検出装置
のブロック図、第２図、第３図はＳＣＨ検出装置のタイ
ミングチャート、第４図は本発明の実施例で用いるエン
コーダ回路の詳細図、第５図は本発明の第２の実施例に
おけるＳＣＨ検出装置のブロック図、第６図はＳＣＨ検
出装置のタイミングチャートである。 １・・・パルス発生器（パルス発生手段）、 ２・・
・複合映像信号入力端子、 ５・・・遅延線（遅延手
段）、６・・・遅延時間測定器（連層段数計測手段）、
７・・・ランチ回路群（ラッチ手段）、 ８・・・エ
ンコーダ回路（エンコード手段）、 １４・・・割り
算器（割り算手段）、 １６・・・位相差抽出器（位
相差抽出手段）、 １７・・・同期クロック再生器（
クロック再生手段）、 １８・・・水平同期検出器（
同期分離手段）、 ４１〜４ ｎｌ ４１ ’〜４
ｎｌ・・・ディレィユニット。
のブロック図、第２図、第３図はＳＣＨ検出装置のタイ
ミングチャート、第４図は本発明の実施例で用いるエン
コーダ回路の詳細図、第５図は本発明の第２の実施例に
おけるＳＣＨ検出装置のブロック図、第６図はＳＣＨ検
出装置のタイミングチャートである。 １・・・パルス発生器（パルス発生手段）、 ２・・
・複合映像信号入力端子、 ５・・・遅延線（遅延手
段）、６・・・遅延時間測定器（連層段数計測手段）、
７・・・ランチ回路群（ラッチ手段）、 ８・・・エ
ンコーダ回路（エンコード手段）、 １４・・・割り
算器（割り算手段）、 １６・・・位相差抽出器（位
相差抽出手段）、 １７・・・同期クロック再生器（
クロック再生手段）、 １８・・・水平同期検出器（
同期分離手段）、 ４１〜４ ｎｌ ４１ ’〜４
ｎｌ・・・ディレィユニット。
Claims (8)
- （１）複合映像信号より水平同期信号を抽出する同期分
離手段と、 前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、最小単位遅延時
間を有するディレイユニットをＮ段従属接続して構成さ
れた遅延手段と、 前記各々のディレイユニット毎に対応付けられた複数ラ
ッチ手段と、 前記複数ラッチ手段の出力をエンコードするエンコード
手段とを備え、前記水平同期信号と前記同期クロックの
位相差を抽出してＳＣＨ情報を求めることを特徴とした
ＳＣＨ検出装置。 - （２）請求項１において、水平同期信号を遅延手段のデ
ィレイユニットの初段に入力し、同期クロックを全ての
ラッチ手段にデータとして入力し、前記各々のディレイ
ユニットの出力をそれぞれに対応付けられた前記ラッチ
手段にラッチクロックとして入力し、エンコード手段で
、前記ディレイユニットの初段から後段の方向に前記ラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレイユニットの段
数値を計測するＳＣＨ検出装置。 - （３）請求項１において、同期クロックを遅延手段のデ
ィレイユニットの初段に入力し、水平同期信号を全ての
ラッチ手段にラッチクロックとして入力し、前記各々の
ディレイユニットの出力をそれぞれに対応付けられた前
記ラッチ手段にデータとして入力し、エンコード手段で
、前記ディレイユニットの初段から後段の方向に前記ラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレイユニットの段
数値を計測するＳＣＨ検出装置。 - （４）複合映像信号より水平同期信号を抽出する同期分
離手段と、 前記複合映像信号中の色副搬送波に位相同期した同期ク
ロックを作成するクロック再生手段と、所定時間Ｔの幅
を有するパルス信号を発生するパルス発生手段と、 最小単位遅延時間を有するディレイユニットをＮ段従属
接続して構成された遅延手段と、前記各々のディレイユ
ニット毎に対応付けられた複数ラッチ手段と、前記複数
ラッチ手段の出力をエンコードするエンコード手段と割
り算手段とを備え、前記水平同期信号と前記同期クロッ
クの位相差を抽出し、前記所定時間Ｔの幅を有するパル
ス信号をもとに所定時間Ｔだけ遅延するのに必要とする
前記遅延手段を構成するディレイユニットの段数値を計
測し、 前記割り算手段で、前記位相差を前記段数値で割り算し
てＳＣＨ情報を求めることを特徴としたＳＣＨ検出装置
。 - （５）請求項４において、水平同期信号を遅延手段のデ
ィレイユニットの初段に入力し、同期クロックを全ての
ラッチ手段にデータとして入力し、前記各々のディレイ
ユニットの出力をそれぞれに対応付けられた前記ラッチ
手段にラッチクロックとして入力し、エンコード手段で
、前記ディレイユニットの初段から後段の方向に前記ラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレイユニットの段
数値を計測するＳＣＨ検出装置。 - （６）請求項４において、同期クロックを遅延手段のデ
ィレイユニットの初段に入力し、水平同期信号を全ての
ラッチ手段にラッチクロックとして入力し、前記各々の
ディレイユニットの出力をそれぞれに対応付けられた前
記ラッチ手段にデータとして入力し、エンコード手段で
、前記ディレイユニットの初段から後段の方向に前記ラ
ッチ手段の出力を検査し、ひとつ前のラッチ手段の出力
と初めて差が現れた場所での前記ディレイユニットの段
数値を計測するＳＣＨ検出装置。 - （７）請求項４において、所定時間Ｔの幅を有するパル
ス信号を遅延手段のディレイユニットの初段に入力する
と共に、ラッチ手段にデータとして入力し、前記各々の
ディレイユニットの出力をそれぞれに対応付けられた前
記ラッチ手段にラッチクロックとして入力し、エンコー
ド手段で、前記ディレイユニットの初段から後段の方向
に前記ラッチ手段の出力を検査し、ひとつ前のラッチ手
段の出力と初めて差が現れた場所での前記ディレイユニ
ットの段数値を計測するＳＣＨ検出装置。 - （８）請求項４において、所定時間Ｔの幅を有するパル
ス信号を遅延手段のディレイユニットの初段に入力する
と共に、ラッチ手段にラッチクロックとして入力し、前
記各々のディレイユニットの出力をそれぞれに対応付け
られた前記ラッチ手段にデータとして入力し、エンコー
ド手段で、前記ディレイユニットの初段から後段の方向
に前記ラッチ手段の出力を検査し、ひとつ前のラッチ手
段の出力と初めて差が現れた場所での前記ディレイユニ
ットの段数値を計測するＳＣＨ検出装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032053A JPH088696B2 (ja) | 1990-02-13 | 1990-02-13 | Ｓｃｈ検出装置 |
| GB9406687A GB2275838B (en) | 1990-02-13 | 1991-01-31 | A clock generator having a pulse signal delay device |
| GB9102086A GB2241620B (en) | 1990-02-13 | 1991-01-31 | A pulse signal delay device |
| GB9406686A GB2276054B (en) | 1990-02-13 | 1991-01-31 | A pulse signal phase detector having a delay device |
| US07/652,110 US5179438A (en) | 1990-02-13 | 1991-02-08 | Pulse signal delay device, and pulse signal phase detector and clock generator using the device |
| DE4104329A DE4104329C2 (de) | 1990-02-13 | 1991-02-13 | Impulssignalverzögerungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032053A JPH088696B2 (ja) | 1990-02-13 | 1990-02-13 | Ｓｃｈ検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235598A true JPH03235598A (ja) | 1991-10-21 |
| JPH088696B2 JPH088696B2 (ja) | 1996-01-29 |
Family
ID=12348124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032053A Expired - Lifetime JPH088696B2 (ja) | 1990-02-13 | 1990-02-13 | Ｓｃｈ検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088696B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005034526A1 (ja) * | 2003-09-30 | 2005-04-14 | Fujitsu Limited | Ｓｃｈ位相ずれ検出装置、カラーバースト信号振幅検出装置、波数検出装置、周波数特性制御装置及びｓｃｈ位相ずれ検出方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237883A (ja) * | 1986-04-09 | 1987-10-17 | Sony Corp | Ｓｃｈ位相検出回路 |
-
1990
- 1990-02-13 JP JP2032053A patent/JPH088696B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237883A (ja) * | 1986-04-09 | 1987-10-17 | Sony Corp | Ｓｃｈ位相検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005034526A1 (ja) * | 2003-09-30 | 2005-04-14 | Fujitsu Limited | Ｓｃｈ位相ずれ検出装置、カラーバースト信号振幅検出装置、波数検出装置、周波数特性制御装置及びｓｃｈ位相ずれ検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088696B2 (ja) | 1996-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5179438A (en) | Pulse signal delay device, and pulse signal phase detector and clock generator using the device | |
| KR970004440B1 (ko) | 신호 위상 정합 회로 | |
| JPS5825784A (ja) | テレビジヨン信号の較正に適用可能なサンプル信号の位相誤差を較正するデジタル手法と装置 | |
| JPH03235598A (ja) | Ｓｃｈ検出装置 | |
| US4695873A (en) | Horizontal line data position and burst phase encoding apparatus and method | |
| KR930011431B1 (ko) | 표준 영상신호를 위한 동기신호 재발생회로 | |
| JP2627758B2 (ja) | 信号発生装置 | |
| JPH04227164A (ja) | 垂直同期信号分離回路 | |
| GB2276054A (en) | Colour subcarrier-horizontal sync. phase difference detector | |
| JP2543247B2 (ja) | 色副搬送波発生装置 | |
| JPH0435575A (ja) | Ｍｕｓｅ信号の同期分離回路 | |
| JPS5936835A (ja) | タイミングパルス作成回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH09284107A (ja) | パルス幅変調回路 | |
| KR960003372Y1 (ko) | 디지탈 신호지연장치 | |
| JPS63268386A (ja) | 同期化回路 | |
| KR0132889B1 (ko) | 비데오 칼라바 발생방법과 그 장치 | |
| KR910007391B1 (ko) | 영상 처리 시스템에서 휘도 및 색차 분리 신호의 선택제어회로 | |
| SU1465898A1 (ru) | Устройство дл ввода информации в ЭВМ | |
| JP3067036B2 (ja) | サンプリングレート変換回路 | |
| JPS61242115A (ja) | 位相同期回路 | |
| JPS60180240A (ja) | デイジタルデ−タ信号の位相補正回路 | |
| JPH0720173A (ja) | ケーブル長検出回路 | |
| JPS54146919A (en) | Time axis correcting unit of video signal | |
| KR20020027034A (ko) | 모니터의 영상신호 처리장치 및 방법 |