JPS5936835A - タイミングパルス作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、タイミングパルス作成回路に関する。

〔従来技術〕

従来、一つのクロック信号に同期Ｌ７て動作する複数個
のデータ処理部を持つデータ処理装置において、各デー
タ処理部に必要な各種タイミングパルスを作成する方法
としては、２つの方法が一般に行なわれている。

夕処理部に分配し、各データ処理部において主に遅延素
子を使って受信した主クロツクパルスから必要な各種タ
イミングパルスを作成する方法である。

この方法は構成が簡単であり、同一のデータ処理部内で
の各タイミングパルス間のタイミング精度を上けること
ができるという利点はあるが、精度を上りようとすれば
する程高価な遅延素子を多数使うことになるし、又タイ
ミングの調整に要する時間も多くかかり高価になるとい
う欠点があった。

従来技術の第２の方法は、主クロツクパルスの整数（Ｎ
とする）倍の繰り返し周波数の基本クロックパルスを作
成して、その基本クロックパルスから例えばカウンタ回
路とデコーダ回路とを用いて基本クロックの一周期づつ
順々に位相のすれたＮ本の多相クロックパルスを作成し
て、この多相クロックパルスを各データ処理部に分配し
、各データ処理部は分配された多相クロックパルスから
セットリセットフリップフロップ等を用い°Ｃ各種タイ
ミングパルスを作成する方法である。

この方法は多相クロ、りの相数Ｎを大きくすれば比較的
精度のよいタイミングパルスを高価な遅延素子を使わず
に作成できるという利点はあるが、分配を多相クロック
で行なうために、各相の伝送路の伝搬遅延時間のバラツ
キが大きくなり、タイミング精度が制限されるという欠
点があった。

この欠点は分配の伝送路長が長い場合には大きな問題と
なる。又、分配の信号本数も多くなり接続が煩雛になる
という欠点もあった。

分配長を短かくするために多相クロックで分配するので
はなく、基本クロックパルスで分配し、多相クロックの
作成をタイミングパルスの作成は各データ処理部で行な
う場合も考えられるが、この場合には各データ処理部が
どの基本クロックパルスを基準にタイミングパルスを作
成するのか規定できないために、各データ処理部は非同
期で動作することになり、装置全体としては正常動作が
できなくなるという欠点があった。

〔発明の目的〕

本発明の目的は、基本クロックパルスに主クロツクパル
ス周期の情報を電気的に重畳した信号を分配することに
より上記欠点を解決し、高価な遅延素子を使わずに高精
度の各種タイミングパルスを各データ処理部で作成でき
るようにした回路を提供することにある。

〔発明の構成〕

本発明の回路は、繰り返し周波数が互いに同期１、て動
作する複数のデータ処理部を有するデータ処理装置の主
クロツクパルスの整数倍である基本クロックパルスを作
成する基本クロック回路と、前記基本クロックパルスを
入力しそのパルス列の中の前記主クロツクパルスの周期
に対応するパルスの振幅を他のパルスより大きくした分
配クロックを出力するマーカ回路と、前記分配クロック
を前記各データ処理部に分配するだめの複数の伝送路と
、複数の前記ブータ処理部とから構成され、前記データ
処理部は前記分配クロックを入力しパルス振幅を弁別し
て前記主クロツクパルスと前記基本クロックパルスとに
分離して出力するクロック分離回路と、前記クロック分
離回路の出力を入力して前記主クロツクパルスに同期し
前記主クロツクパルス周期に１個のパルスを出力しかつ
各出力は前記基本クロックパルスの一周期づつ順々に位
相のずれたＮ本の多相クロックパルスを出力する多相ク
ロック回路と、前記多相クロックツくルスを入力し前記
各データ処理部で要求される各種タイミングパルスを作
成する出力パルス回路とを含んで構成される。

〔実施例の説明〕

次に本発明について図面を参照して詳細に説明する。

本発明の一実施例のブロック図を示す第１図において、
本発明のタイミングパルス作成回路は、繰り返し周波数
が装置全体の主クロツクパルスの整数（Ｎとする）倍で
ある基本クロックパルスを作成する基本クロック回路１
と、基本クロックパルスを接続点７を経由して入力しそ
のパルス列の中の主クロツクパルスの周期に対応するパ
ルスの振幅を他のパルスの振幅より大きくした分配クロ
ツクを出力するマーカ回路２と、前記分配クロックを複
数のデータ処理部３−１〜３−Ｋ（第１図ではに台とす
る）に分配するための各データ処理部に対応した伝送路
２８−１〜２８−にと、分配クロックからタイミングパ
ルスを作成して各々のデータ処理を行なうデータ処理部
３−１〜３−１（とから栴成さる。そしてデータ処理部
３−１〜３−には、分配クロックを入力しパルス振幅を
弁別して主クロツクパルスと基本クロックパルスとに分
離して出力するクロック分離回路４と、該クロック分離
回路４の出力を入力して、主クロ１．クパルスに同期し
主クロツクパルス周期に１個のパルスを出力Ｉ〜、かつ
各出力は基本クロックパルスの一周期づつ順々に位相の
ずれたＮ本の多相クロックパルスを出力する多相クロッ
ク回路５と、多相クロックパルスを入力し、前記データ
処理部３−１〜３−にで要求される各種タイミングパル
スを出力端子１０−１〜１０−Ｍに出力する出力パルス
回路６とを含んでいる。

基本クロック回路１の出力である基本クロックパルスは
、データ処理部３−１〜３−にのサイクルタイムひいて
は装置全体のサイクルタイムを決定する主クロツクパル
スのＮ倍の繰り返し周波数を持っているが、主クロツク
パルス周期についての情報を含んでいないために、基本
クロックパルスで各データ処理部３−１〜３−Ｋに分配
したのでは各データ処理部３−１〜３−には互いに同期
して動作することはできない。

本発明では基本クロックパルスに主クロツクパルス同期
の情報を振幅方向に重畳した分配クロックをマーカ回Ｍ
２で作成し′Ｃ１各伝送路２８−１〜２８−Ｋを通して
各データ処理部３−１〜３−Ｋに分配しＣいる。すなわ
ち主クロツクパルス周期に対応するように、Ｎ個に１個
の基本クロ、クパシスに対（７，て振幅を大きくした分
配クロックを分配している。分配クロックの信号レベル
は、低１ノベルと、基本クロックパルスに対応するレベ
ルと、基本クロックパルスと主クロ、・クパシスが重畳
した最も高いレベルの３値となる。

各データ処理部３−１〜３−にの内部では、クロック分
離回路４により、受信した分配クロックから主クロツク
パルスと基本クロックツくパルスとを分離し、多相クロ
ック回路５により主クロ、ツクノ（シスに同期し九Ｎ相
の多相クロックを作成し、出力パルス回路６により多相
クロックから一ヒツトリセットフリップクロップ回路等
を用いて各種出力パルスを作］戊し７出力端子１０−１
〜１０−Ｍに出力する。

各データ処理部３−１〜３−には、分配クロ、ツクから
それぞれ主クロックツくパルスを分離し′でその主クロ
ツタパルスに同期ｌ〜だ各種タイミングノくパルスを作
るため、データ処理部は互いに同期して動作することが
できる。又同−テータ処理部門の８３カパルスのタイミ
ング精度を考えると、基本クロック回路ｌの出力での周
期精度は分配の伝送路長にはほとんど無関係に、今湘≠
＝ヨ≠少なくても回路４の出力Ａｔで保存できるため、
高精度の出力パルスを作ることができる。例えば基本ク
ロ、ツク回路１の発振源に水晶振動子等を使えはクロッ
ク分離回路４の基本クロックツクツシス出力周期の精度
として±０．１％以上が簡単に得られるので、タイミン
グパルス出力点１０−１〜１０−Ｍでも上敷ｎｓ以下の
精度のタイミングを作ることができる。しかも高価な遅
延素子を使わずにできるため安価になることも大きな利
点である。

次に本発明の中のマーカ回路２の実施例について第２図
を参照して詳細に説明する。簡単のためにＮを４とする
。第２図において、マーカ回路２は、基本タロツクパル
スが入力する端子７と、入力を端子７に接続するインバ
ータ回路１１と、クロック入力端子を端子７に接続する
４進のカウンタ回路１２と、カウンタ回路１２の２出力
を入力する２ビツトのデコード回路１３と、インノ（−
タ回路１１の出力とデコード回路１３の出力とをそれぞ
れ入力する２人力ＡＮＤ回路１４と、インノく一タ回路
１１の出力と出力端子８間に接続する抵抗１５と、２人
力ＡＮＤ回路１４の出力と出力端子８間に接続する抵抗
１６と、分配クロックを出力する端子８とから構成され
る。

第３図はマーカ回路２の動作を説明するためのタイムチ
ャートであり、（ａ）は端子７に入力する基本クロック
パルス、（ｂ）はカウンタ回路１２０２ビツトの出力の
内容（クロックパルスのカウント数）、（Ｃ）はデコー
ド回路１３の出力、（ｄ）は２人力ＡＮＤ回路１４の出
力、（ｅ）は出力端子８での分配クロックを示したもの
である。

次に動作を説明する。基本クロック回路１の出力である
基本クロックパルスは端子７全通してインバータ回路１
１とカウンタ回路１２のクロック端子とに入力する。カ
ウンタ回路１２は４進カウンタであるだめ第３図（ｂ）
に示すようにカウンタの内容は０から３まで４つの状態
を繰り返す。カウンタ回路１２の２ビツトの出力をデコ
ード回路１３によりデコー　ドしたパルスと、インバー
タ回路１１により極性を反転させた基本クロックパルス
とを２人力ＡＮＤ回路１４でＡＮＤすることにより、第
３図（ｄ＞に示すように４個につき１個の基本クロック
パルスを取り出すことができる。インバータ回路１１の
出力の基本クロックパルスと２人力ＡＮＤ回路１４の出
力とを抵抗１５．１６を使ってアナログ的にＯＲするこ
とにより、第３図（ｅ）に示すように４個につき１個の
振幅の大きいパルスを含む分配クロックを作ることがで
きる。データ処理部での主クロツクパルス周期は基本ク
ロックパルス周期の４倍の場合を考えているため、分配
クロックは主クロツクパルス周期の振幅の大きいパルス
と基本クロックパルスとを含んだものとなっている。Ｎ
はカウンタ回路１２の進数を変えることにより容易に変
更できる。

次に本発明の中のデータ処理部３−１〜３−に内のクロ
ック分離回路４と多相クロック回路５と出力パルス回路
６の実施例について第４図を参照して詳細に説明する。

簡単のため前と同様にＮを４とする。回路図を示す第４
図において分配クロックを入力する端子９と、正相入力
に分配クロックを入力し逆相入力に基準電圧ＶＲ，１が
入力する電圧比較器１７と、正相入力に分配クロックを
入力し逆相入力に基準電圧Ｖ几２が入力する電圧比較器
１８と、クロック入力に電圧比較器１７の出力を入力し
リセット入力に電圧比較器１８の出力を入力するカウン
タ回路２０と、カウンタ回路２０の２出力を入力する２
ビツトのデコード回＄２１と、電圧比較器１７の出力を
入力するインバータ回路１９と、インバータ回路１９の
出力を一人力に入力し他の入力にデコード回路２１の４
本の出力をそれぞれ入力する４個の２人力ＡＮＤ回路２
２゜２３．２４．２５と、２人力Ａ　Ｎ　Ｄ回路２２の
出力をセット入力に入力し２人力ＡＮＤ回路２４の出力
をリセット入力に入力するフリップフロップ回路２６と
、２人力ＡＮＩ）回路２２の出力をセ、ノド入力に入力
し２人力ＡＮＩ）回路２５の出力をリセット入力に入力
するクリップフロップ回路２７と、フリップフロップ回
路２６．２７の出力をそれぞれ出力する端子１０−１．
１０−２とから構成される。第４図中の点線で囲オれた
回路は第１図中の同一番号のブロックに対応し７ている
。

第５図は１１１作を説明するためのタイムチャートであ
り、（ａ）は端子９に入力する分配クロックを示し、（
ｂ）　、　（Ｃ）はそれぞれ電圧比較器１７．１８の出
ブハ（ｄ）はカウンタ回路２０の出力、（ｅ）はデコー
ド回路２１の第１の出力、（ｆ）　、　（ｇ）　、　（
ｈ）　、　（ｉ）はそれぞれ２人力ＡＮＤ回路２２，２
３．２４．２５の出力、（ｊ）　、　（ｋ＞はそれぞれ
端子１０−１．１．０−２での出力パルスを示しだもの
である。

次に動作を説明する。端子９から入力した分配クロツク
は電圧比較器１７．１８の正相入力に入力する。基準相
、圧Ｖ　Ｒｉは第５図（ａ）に示すように低いレベルに
設定するため電圧比較器１７は第５図（ｂ）のように基
本クロックノリレスを再生し、又基準電圧■１（・２１
４高く設定するため電、圧比較器１８は第５図（Ｃ）の
ように主クロ、νクノくパルスを再生する。

カウンタ回路２０のリセット入力には再生した主クロツ
クパルスが人力するため、主クロックツくパルスが入力
するたびにカウンタ回路２０はリセットされる。そのた
めカウンタ回路２０は第５図（ｄ）のように主クロツク
パルス入力時から始まる４進カウンタとして動作する。

カウンタ回路２０の２ビツトの出力をデコード回路２１
でデコードした出力と、再生した基本クロックツくシス
をインノく一タ回路１９で極性反転させた信号とを２人
力ＡＮＤ回路２２〜２５でそれぞれＡＮＤすることによ
り、第５図（ｆ）〜（１）に示す４相の多相クロックを
作ることができる。

この多相クロック間の位相差は基本クロックパルスの周
期そのものとなり、その精度は＃１は基本クロック回路
１の出力での精度に２人力ＡＮＤ回路２２〜２５の遅延
時間のバラツキを加えたものに等しくなる。出力パルス
は要求されるタイミングに最も近い点で遷移する多相ク
ロックを選択し、フリップフロップ回路２６．２７に入
力すればよい。端子１Ｏ−ＩＫ出力されるパルスは２人
力ＡＮＤ回路２２と２４の出力を使い、又端子１０−２
に出力されるパルスは２人力Ａ　Ｎ　Ｄ回路２２と２５
の出力を使ったものである。本実施例では簡単のためＫ
Ｎを４としたが、Ｎを大きくすることにより、より細か
なタイミングを作ることができる。

又、多相クロック回路５によりＮ本の多相クロックを出
力するために、Ｎ個のタイミングの組み合せ方により極
性も含めて考えるとＮ（Ｎ−ｘ）通りの出力パルスを得
ることができる。これは主クロツクパルスから遅延素子
を使ってタイミングパルスを作る方式では得られない利
点である。

このように、この回路デジタル回路と抵抗とで全て構成
できるため集積回路化するのに適している。

〔発明の効果〕

本発明は以上説明したように、各データ処理部が同期し
て動作しかつ高価な遅延素子を使わずに精度のよい出力
タイミングパルスを容易に作成できるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図Ｆｉ第
１図に示Ｅ７たマーカ回路２の一実施例を示す回路図、
第３図は第２図に示した回路の動作を説明するためのタ
イムチャート、第４図は第１図に示したデータ処理部の
一実施例を示す回路図、第５図は第４図に示１−た回路
の動作を説明するためのタイムチャートである。 １・・・・・・基本クロック回路、２・・・・・・マー
カ回路、３−１〜３−Ｋ・・・・・・データ処理部、４
・・・・・・クロック分離回路、５・・・・・・多相ク
ロック回路、６・・・・・・出力パルス回路、７．８−
１〜８−に、９−１〜９−Ｋ・・・・・・接続点、１０
−１〜１０−Ｋ・・・・・・端子、１１゜１９・・・・
・・インバータ回路、１２．２０・・・・・・カウンタ
回路、１３．２１・・・・・・デコード回路、１４，２
２〜２５・・・・・・２人力ＡＮＤ回路、１５．１６・
・・・・・抵抗、１７．１８・・°・・・電圧比較器、
２６．２７°°°°°。 フリップフロップ回路、２８−１〜２　ｓ　−に−°°
“°°伝送路。 華２２−　凹 ＃３図 ＃４凹

Claims (1)

【特許請求の範囲】
1. 繰り返し周波数が互いに周期して動作する複数のデータ
   処理部を有するデータ処理装置の主クロツクパルスの整
   数倍である基本クロックパルスを作成する基本クロック
   回路と、前記基本クロ、クパルスを入力しそのパルス列
   の中の前記主クロツクパルスの周期に対応するパルスの
   振幅を他のパルスより大きくした分配クロックを出力す
   るマーカ回路と、前記分配クロックを前記各データ処理
   部に分配側るための複数の伝送路と、複数の前記データ
   処理部とから構成され、前記データ処理部は前記分配ク
   ロックを入力しパルス振幅を弁別して前記主クロツクパ
   ルスと前記基本クロックパルスとに分離して出力するク
   ロック分離回路と、前記クロック分離回路の出力を入力
   して前記主クロツクパルスに同期し前記主クロツクパル
   ス周期に１個のパルスを出力しかつ各出力は前記基本ク
   ロックパルスの一周期づつ順々に位相のずれたＮ本の多
   相クロックパルスを出力する多相クロック回路と、前記
   多相クロックパルスを入力し前記各データ処理部で要求
   される各種タイミングパルスを作成する出力パルス回路
   とを含むことを特徴とするタイミングパルス作成回路。