JPH03222370A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH03222370A JPH03222370A JP1695390A JP1695390A JPH03222370A JP H03222370 A JPH03222370 A JP H03222370A JP 1695390 A JP1695390 A JP 1695390A JP 1695390 A JP1695390 A JP 1695390A JP H03222370 A JPH03222370 A JP H03222370A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、例えば、アクティブマトリクス液晶表示装
置などに用いられる薄膜トランジスタに関するもので、
特に、半導体n゛層のドーパントの拡散の改善に係るも
のである。
置などに用いられる薄膜トランジスタに関するもので、
特に、半導体n゛層のドーパントの拡散の改善に係るも
のである。
[従来の技術]
第4図は例えば特開昭62−12667号公報に示され
る従来の薄膜トランジスタを示す断面図である。図にお
いて、(1)はガラス基板、(2)はゲート電極、(3
)はケート絶縁膜、(4)は半導体i層、(5)は上部
絶縁膜、(6)は半導体n゛層、(7)はソース電極、
(8)はドレイン電極である。
る従来の薄膜トランジスタを示す断面図である。図にお
いて、(1)はガラス基板、(2)はゲート電極、(3
)はケート絶縁膜、(4)は半導体i層、(5)は上部
絶縁膜、(6)は半導体n゛層、(7)はソース電極、
(8)はドレイン電極である。
次に製造方性について述べる。
まず、ガラス基板(1)上にCrなどのゲート電極材料
をスパッタ法などで堆積し、フォトリソ・エツチングに
よりゲート電極(2)を形成し、次いで、窒化シリコン
などのゲート絶縁膜(3)、水素化アモルファスソリコ
ンなどの半導体i層(4)、窒化ソリコンなどの上部絶
縁膜(5)をプラズマCVD峡などで形成した後、上部
絶縁膜(5)をフォトリソ・エツチングし、さらに、半
導体i層(4)をフォトリソ・エツチングする。その後
、燐ドープ水素化アモルファスシリコンなどの半導体n
゛層(6)をプラズマCVD1’1などで堆積し、続い
て、AIなどのソース電極材料、ドレイン電極材料をス
パッタ法などで堆積し、フォトリソ・エツチングにより
ソース電極(7)、ドレイン電極 (8)を形成する。
をスパッタ法などで堆積し、フォトリソ・エツチングに
よりゲート電極(2)を形成し、次いで、窒化シリコン
などのゲート絶縁膜(3)、水素化アモルファスソリコ
ンなどの半導体i層(4)、窒化ソリコンなどの上部絶
縁膜(5)をプラズマCVD峡などで形成した後、上部
絶縁膜(5)をフォトリソ・エツチングし、さらに、半
導体i層(4)をフォトリソ・エツチングする。その後
、燐ドープ水素化アモルファスシリコンなどの半導体n
゛層(6)をプラズマCVD1’1などで堆積し、続い
て、AIなどのソース電極材料、ドレイン電極材料をス
パッタ法などで堆積し、フォトリソ・エツチングにより
ソース電極(7)、ドレイン電極 (8)を形成する。
さらに、不要の半導体n゛層 (6)をエッチオフして
、薄膜トランジスタが完成する。
、薄膜トランジスタが完成する。
[発明が解決しようとする課題]
従来の薄膜トランジスタは以上のように構成されており
、上部絶縁膜と半導体i層との境界に直接半導体n゛層
が形成されるので、半導体i層や上部絶縁膜と半導体1
層との境界にn゛層中ドーパントが拡散しやすく、薄膜
トランジスタのオフ抵抗を下げるという問題点があった
。この発明は、上記のような問題点を解消するためにな
されたもので、半導体i層や上部絶縁膜と半導体i層と
の境界へn゛層中ドーパントの拡散が少ない薄膜トラン
ジスタを得ることを目的とする。
、上部絶縁膜と半導体i層との境界に直接半導体n゛層
が形成されるので、半導体i層や上部絶縁膜と半導体1
層との境界にn゛層中ドーパントが拡散しやすく、薄膜
トランジスタのオフ抵抗を下げるという問題点があった
。この発明は、上記のような問題点を解消するためにな
されたもので、半導体i層や上部絶縁膜と半導体i層と
の境界へn゛層中ドーパントの拡散が少ない薄膜トラン
ジスタを得ることを目的とする。
[課題を解決するための手段]
この発明に係る薄膜トランジスタは、基板上に設けられ
た、少なくともゲート電極と、このゲート電極に設けら
れたゲート絶縁膜と、このケート絶縁膜にもうけられた
半導体i層と、この半導体i層に設けられた上部絶縁膜
と、この上部絶縁膜を一部取り除いた後に設けられた半
導体n゛層と、この半導体n゛層に設けられたソース電
極およびドレイン電極を備えるものにおいて、上記半導
体n゛層の上記半導体i層および上部絶縁膜側に半導体
i層あるいは半導体n−層を形威したものである。
た、少なくともゲート電極と、このゲート電極に設けら
れたゲート絶縁膜と、このケート絶縁膜にもうけられた
半導体i層と、この半導体i層に設けられた上部絶縁膜
と、この上部絶縁膜を一部取り除いた後に設けられた半
導体n゛層と、この半導体n゛層に設けられたソース電
極およびドレイン電極を備えるものにおいて、上記半導
体n゛層の上記半導体i層および上部絶縁膜側に半導体
i層あるいは半導体n−層を形威したものである。
[作用]
この発明における薄膜トランジスタは、半導体n゛層を
2層構造としたので、上部絶縁膜と半導体i層との境界
に直接半導体n゛層を形成することがない。従って、n
°層層形瞬時ドーピングガスが、直接上部絶縁層と半導
体i層との境界に接することはなく、しかも半導体n“
層中の半導体i層や上部絶縁膜と半導体i層との境界へ
の拡散を低減できるので、トランジスタのオフ抵抗の低
下を抑制できる。
2層構造としたので、上部絶縁膜と半導体i層との境界
に直接半導体n゛層を形成することがない。従って、n
°層層形瞬時ドーピングガスが、直接上部絶縁層と半導
体i層との境界に接することはなく、しかも半導体n“
層中の半導体i層や上部絶縁膜と半導体i層との境界へ
の拡散を低減できるので、トランジスタのオフ抵抗の低
下を抑制できる。
[実施例]
以下、この発明を図により説明する。
第1図はこの発明の一実施例による薄膜トランジスタを
示す断面図である。図において、(9)は半導体i層あ
るいは半導体n−層である。
示す断面図である。図において、(9)は半導体i層あ
るいは半導体n−層である。
次に、この薄膜トランジスタの製造方法について述べる
。
。
まず、ガラス基板(1)にCrやTaなどを堆積しフォ
トリソ・エツチングにより、ゲート電極(2)を形成す
る。次に、窒化シリコンや酸化シリコンなどのゲート絶
縁膜(3)と水素化アモルファスシリコンなどの半導体
i層(4)と窒化シリコンや酸化シリコンなどの上部絶
縁膜(5)をプラズマCVDなどで順次堆積し、上部絶
縁膜(5)をフォトリソ・エツチングした後、半導体i
層(4)をフォトリソ・エツチングする。そして、半導
体i層あるいは半導体n−層(9)を形威し、つづいて
、半導体n゛層(6)を形威し、さらに、A1.A1合
金、CrおよびTiなどあるいはそれらのいずれか2層
をソース電極材料、ドレイン電極材料として形成して、
フォトリソ・エツチングにより、ソース電極(7)、ド
レイン電極(8)を形成する。
トリソ・エツチングにより、ゲート電極(2)を形成す
る。次に、窒化シリコンや酸化シリコンなどのゲート絶
縁膜(3)と水素化アモルファスシリコンなどの半導体
i層(4)と窒化シリコンや酸化シリコンなどの上部絶
縁膜(5)をプラズマCVDなどで順次堆積し、上部絶
縁膜(5)をフォトリソ・エツチングした後、半導体i
層(4)をフォトリソ・エツチングする。そして、半導
体i層あるいは半導体n−層(9)を形威し、つづいて
、半導体n゛層(6)を形威し、さらに、A1.A1合
金、CrおよびTiなどあるいはそれらのいずれか2層
をソース電極材料、ドレイン電極材料として形成して、
フォトリソ・エツチングにより、ソース電極(7)、ド
レイン電極(8)を形成する。
最後に、ソース電極(7)、ドレイン電極(8)および
上部絶縁膜(5)をマスクとして半導体i層(9)およ
び半導体n′層(6)をエツチングして完成する。
上部絶縁膜(5)をマスクとして半導体i層(9)およ
び半導体n′層(6)をエツチングして完成する。
第2図はこの発明の他の実施例による薄膜トランジスタ
を示す平面図、第3図は第2図のA−A断面図である。
を示す平面図、第3図は第2図のA−A断面図である。
この薄膜トランジスタの場合は、ガラス基板(1)上に
形成されたゲート電極(2)上にゲート絶縁膜(3)、
半導体i層(4)、上部絶縁膜(5)を形成した後、上
部絶縁膜 (5)をフォトリソ・エツチングする。そし
て、半導体i層あるいは半導体n−層(9)および半導
体n゛層(6)を形成し、さらに、ソース電極、ドレイ
ン電極材料を堆積し、フォトリソ・エツチングにより、
ソース電極(7)、ドレイン電極 (8)を形成する。
形成されたゲート電極(2)上にゲート絶縁膜(3)、
半導体i層(4)、上部絶縁膜(5)を形成した後、上
部絶縁膜 (5)をフォトリソ・エツチングする。そし
て、半導体i層あるいは半導体n−層(9)および半導
体n゛層(6)を形成し、さらに、ソース電極、ドレイ
ン電極材料を堆積し、フォトリソ・エツチングにより、
ソース電極(7)、ドレイン電極 (8)を形成する。
そして、ソース電極(7)ドレイン電極(8)および上
部絶縁膜(5)をマスクとして半導体i層(4)、 (
9)および半導体n゛層(6)をエツチングして完成す
る。
部絶縁膜(5)をマスクとして半導体i層(4)、 (
9)および半導体n゛層(6)をエツチングして完成す
る。
[発明の効果]
以上のように、この発明によれば、少なくとも半導体i
層のうえに直接半導体n゛層を形成することがないので
、半導体1層や、半導体1層と上部絶縁膜との境界への
半導体n゛層中ドーパントの拡散や注入が低減できるの
で、薄膜トランジスタのオフ抵抗の減少を抑えるなどの
効果がある。
層のうえに直接半導体n゛層を形成することがないので
、半導体1層や、半導体1層と上部絶縁膜との境界への
半導体n゛層中ドーパントの拡散や注入が低減できるの
で、薄膜トランジスタのオフ抵抗の減少を抑えるなどの
効果がある。
第1図はこの発明の一実施例による薄膜トランジスタを
示す断面図、第2図はこの発明の他の実施例による薄膜
トランジスタを示す要部平面図、第3図は第2図のA−
A断面図、第4図は従来の薄膜トランジスタを示す断面
図である。 図において、(1)はガラス基板、(2)はケート電極
、(3)はケート絶縁膜、(4)は半導体i層、(5)
は上部絶縁膜、(6)は半導体n°層、(7)はソース
電極、(8)はドレイン電極、(9)は半導体i層ある
いは半導体n−層である。 なお、各図中、同一符号は同一または相当部分を示す。
示す断面図、第2図はこの発明の他の実施例による薄膜
トランジスタを示す要部平面図、第3図は第2図のA−
A断面図、第4図は従来の薄膜トランジスタを示す断面
図である。 図において、(1)はガラス基板、(2)はケート電極
、(3)はケート絶縁膜、(4)は半導体i層、(5)
は上部絶縁膜、(6)は半導体n°層、(7)はソース
電極、(8)はドレイン電極、(9)は半導体i層ある
いは半導体n−層である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 基板上に設けられた、少なくともゲート電極と、このゲ
ート電極に設けられたゲート絶縁膜と、このゲート絶縁
膜にもうけられた半導体i層と、この半導体i層に設け
られた上部絶縁膜と、この上部絶縁膜を一部取り除いた
後に設けられた半導体n^+層と、この半導体n^+層
に設けられたソース電極およびドレイン電極を備えるも
のにおいて、上記半導体n^+層の上記半導体i層およ
び上部絶縁膜側に半導体i層あるいは半導体n^−層を
形成したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1695390A JPH03222370A (ja) | 1990-01-26 | 1990-01-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1695390A JPH03222370A (ja) | 1990-01-26 | 1990-01-26 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03222370A true JPH03222370A (ja) | 1991-10-01 |
Family
ID=11930484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1695390A Pending JPH03222370A (ja) | 1990-01-26 | 1990-01-26 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03222370A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005051211A (ja) * | 2003-07-14 | 2005-02-24 | Semiconductor Energy Lab Co Ltd | 発光装置 |
JP2008010889A (ja) * | 2003-07-14 | 2008-01-17 | Semiconductor Energy Lab Co Ltd | 発光装置、電子機器 |
JP2011199300A (ja) * | 2003-07-14 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 発光装置 |
WO2011141948A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
WO2013001580A1 (ja) * | 2011-06-30 | 2013-01-03 | パナソニック株式会社 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
WO2020031309A1 (ja) * | 2018-08-08 | 2020-02-13 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61193485A (ja) * | 1985-02-22 | 1986-08-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイの製造方法 |
JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
JPH01309378A (ja) * | 1988-06-07 | 1989-12-13 | Sumitomo Metal Ind Ltd | 薄膜半導体素子 |
JPH03141647A (ja) * | 1989-10-27 | 1991-06-17 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1990
- 1990-01-26 JP JP1695390A patent/JPH03222370A/ja active Pending
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US8373166B2 (en) | 2003-07-14 | 2013-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
US8735896B2 (en) | 2003-07-14 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
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US11495689B2 (en) | 2018-08-08 | 2022-11-08 | Sakai Display Products Corporation | Thin-film transistor and method for producing same |
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