JPH04233512A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH04233512A JPH04233512A JP2408959A JP40895990A JPH04233512A JP H04233512 A JPH04233512 A JP H04233512A JP 2408959 A JP2408959 A JP 2408959A JP 40895990 A JP40895990 A JP 40895990A JP H04233512 A JPH04233512 A JP H04233512A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に使用
されるアクティブマトリクス基板の製造方法に関する。
されるアクティブマトリクス基板の製造方法に関する。
【０００２】
【従来の技術】図３はこの種のアクティブマトリクス基
板の製造方法の一従来例を示しており、図３（ａ）に示
すように、ガラス基板１上にゲート電極２をまず形成し
、次いで、ゲート電極２上にゲート絶縁膜３を形成し、
その後、絶縁膜３上に半導体層４を形成する。次いで、
半導体層４のゲート電極２の上方に相当する部分にチャ
ネル保護膜５をパターン形成する。そして、チャネル保
護膜５の上方よりＰ＋イオンを注入し、半導体層４の表
面側にコンタクト層６ａ及び６ｂを形成する。次いで、
フォトリソグラフィとエツチングによりコンタクト層６
ａ、６ｂの不要部分を取り除いて図３（ｂ）に示すコン
タクト層６ａ、６ｂをパターン形成する。
板の製造方法の一従来例を示しており、図３（ａ）に示
すように、ガラス基板１上にゲート電極２をまず形成し
、次いで、ゲート電極２上にゲート絶縁膜３を形成し、
その後、絶縁膜３上に半導体層４を形成する。次いで、
半導体層４のゲート電極２の上方に相当する部分にチャ
ネル保護膜５をパターン形成する。そして、チャネル保
護膜５の上方よりＰ＋イオンを注入し、半導体層４の表
面側にコンタクト層６ａ及び６ｂを形成する。次いで、
フォトリソグラフィとエツチングによりコンタクト層６
ａ、６ｂの不要部分を取り除いて図３（ｂ）に示すコン
タクト層６ａ、６ｂをパターン形成する。
【０００３】そして、上記のようにしてパターン形成さ
れたコンタクト層６ａ、６ｂの上部に、図４に示すソー
ス電極７およびドレイン電極８をパターン形成して薄膜
トランジスタ（以下ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒと称する）が形成される。そして
、以上のようにして形成されたＴＦＴを覆って基板１の
全面に層間絶縁膜９が形成され、該層間絶縁膜９に設け
られたコンタクトホール９０を通してＴＦＴのドレイン
電極８に絵素電極１０が電気的に接続される。
れたコンタクト層６ａ、６ｂの上部に、図４に示すソー
ス電極７およびドレイン電極８をパターン形成して薄膜
トランジスタ（以下ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒと称する）が形成される。そして
、以上のようにして形成されたＴＦＴを覆って基板１の
全面に層間絶縁膜９が形成され、該層間絶縁膜９に設け
られたコンタクトホール９０を通してＴＦＴのドレイン
電極８に絵素電極１０が電気的に接続される。
【０００４】
【発明が解決しようとする課題】ところで、上記の方法
によれば、半導体層４にイオン注入を行った後でコンタ
クト層６ａ、６ｂがパターン形成されるため、パターン
形成後のコンタクト層６ａ、６ｂの側面にはコンタクト
層が形成されない。このため、パターン形成した後に、
コンタクト層６ａ及び６ｂそれぞれにソース電極７及び
ドレイン電極８をパターン形成すると、コンタクト層６
ａ及び６ｂとソース電極７及びドレイン電極８の間に電
流リークが発生し、ＴＦＴ特性が劣化するという欠点が
ある。
によれば、半導体層４にイオン注入を行った後でコンタ
クト層６ａ、６ｂがパターン形成されるため、パターン
形成後のコンタクト層６ａ、６ｂの側面にはコンタクト
層が形成されない。このため、パターン形成した後に、
コンタクト層６ａ及び６ｂそれぞれにソース電極７及び
ドレイン電極８をパターン形成すると、コンタクト層６
ａ及び６ｂとソース電極７及びドレイン電極８の間に電
流リークが発生し、ＴＦＴ特性が劣化するという欠点が
ある。
【０００５】加えて、半導体層４の上にチャネル保護膜
５をパターン形成し、その上方よりＰ＋イオンを注入す
る際に、上記従来方法ではそのままＰ＋イオンを注入し
ていたため、チャネル保護膜５上にも不純物が僅かなが
ら打ち込まれる。そのため、イオン注入を行い、コンタ
クト層６ａ、６ｂをパターン形成した後、コンタクト層
６ａ及び６ｂそれぞれにソース電極７及びドレイン電極
８をパターン形成すると、チャネル保護膜５に僅かに打
ち込まれた不純物を通して、コンタクト層６ａ及び６ｂ
とソース電極７及びドレイン電極８の間に電流リークが
発生し、上記同様にＴＦＴ特性が劣化するという欠点が
ある。
５をパターン形成し、その上方よりＰ＋イオンを注入す
る際に、上記従来方法ではそのままＰ＋イオンを注入し
ていたため、チャネル保護膜５上にも不純物が僅かなが
ら打ち込まれる。そのため、イオン注入を行い、コンタ
クト層６ａ、６ｂをパターン形成した後、コンタクト層
６ａ及び６ｂそれぞれにソース電極７及びドレイン電極
８をパターン形成すると、チャネル保護膜５に僅かに打
ち込まれた不純物を通して、コンタクト層６ａ及び６ｂ
とソース電極７及びドレイン電極８の間に電流リークが
発生し、上記同様にＴＦＴ特性が劣化するという欠点が
ある。
【０００６】本発明は、このような従来技術の欠点を解
消するものであり、イオン注入を用いて良好なＴＦＴ特
性が得られるアクティブマトリクス基板の製造方法を提
供することを目的とする。
消するものであり、イオン注入を用いて良好なＴＦＴ特
性が得られるアクティブマトリクス基板の製造方法を提
供することを目的とする。
【０００７】
【課題を解決する手段】本発明のアクティブマトリクス
基板の製造方法は、絶縁性基板上にゲート電極と、該ゲ
ート電極とゲート絶縁膜及び半導体層を介して少なくと
も一部が重畳するドレイン電極と、該ゲート電極と半導
体層を介して少なくとも一部が重畳するソース電極とを
有する薄膜トランジスタをスイッチング素子に用いたア
クティブマトリクス基板の製造方法において、チャネル
保護膜をパターン形成する工程と、該チャネル保護膜を
パターン形成する際のレジストを残し、該レジストの上
部よりイオン注入を行ってコンタクト層を形成する工程
とを含んでなり、そのことにより上記目的が達成される
。
基板の製造方法は、絶縁性基板上にゲート電極と、該ゲ
ート電極とゲート絶縁膜及び半導体層を介して少なくと
も一部が重畳するドレイン電極と、該ゲート電極と半導
体層を介して少なくとも一部が重畳するソース電極とを
有する薄膜トランジスタをスイッチング素子に用いたア
クティブマトリクス基板の製造方法において、チャネル
保護膜をパターン形成する工程と、該チャネル保護膜を
パターン形成する際のレジストを残し、該レジストの上
部よりイオン注入を行ってコンタクト層を形成する工程
とを含んでなり、そのことにより上記目的が達成される
。
【０００８】好ましくは、前記半導体層のパターン形成
を行ってからイオン注入を行って前記コンタクト層を形
成する。
を行ってからイオン注入を行って前記コンタクト層を形
成する。
【０００９】
【作用】上記工程によれば、チャネル保護膜上にレジス
トを残してイオン注入を行うので、チャネル保護膜上に
不純物が打ち込まれない。従って、チャネル保護膜上に
ソース電極およびドレイン電極をパターン形成しても、
ソース電極およびドレイン電極との間に電流リークを発
生することがない。
トを残してイオン注入を行うので、チャネル保護膜上に
不純物が打ち込まれない。従って、チャネル保護膜上に
ソース電極およびドレイン電極をパターン形成しても、
ソース電極およびドレイン電極との間に電流リークを発
生することがない。
【００１０】また、半導体層をパターン形成してからイ
オン注入を行ってコンタクト層を形成するので、半導体
層の側面にも不純物がドーピングされることになる。従
って、イオン注入後にソース電極及びドレイン電極をパ
ターン形成しても、イオン注入を行ったコンタクト層の
側面とソース電極及びドレイン電極との間に発生する電
流リークを低減することができる。
オン注入を行ってコンタクト層を形成するので、半導体
層の側面にも不純物がドーピングされることになる。従
って、イオン注入後にソース電極及びドレイン電極をパ
ターン形成しても、イオン注入を行ったコンタクト層の
側面とソース電極及びドレイン電極との間に発生する電
流リークを低減することができる。
【００１１】
【実施例】以下本発明の実施例を説明する。
【００１２】図１は本発明のアクティブマトリクス基板
の製造方法を示しており、以下に示す工程を経て図２に
示すアクティブマトリクス基板が作成される。
の製造方法を示しており、以下に示す工程を経て図２に
示すアクティブマトリクス基板が作成される。
【００１３】図１（ａ）に示すように、まずガラス基板
１上にスパッタリング法によってＴａを３００ｎｍの厚
さで堆積する。次いで、この状態からＴａ層の上にフォ
トマスクを用いてゲート電極２をパターン形成する。そ
の後、ゲート電極２を覆うようにしてガラス基板１上の
全面に、プラズマＣＶＤ法によってＳｉＮｘからなる厚
さ３００ｎｍのゲート絶縁膜３、厚さ３０ｎｍのアモル
ファスシリコン（以下「ａ−Ｓｉ」と称す）層４及びＳ
ｉＮｘからなる厚さ２００ｎｍのチャネル保護膜５をこ
の順に順次堆積する。次いで、最上層のチャネル保護膜
５上にレジスト１１を塗布してａ−Ｓｉのパターンでフ
ォトリソグラフィを行って、図１（ｂ）に示すａ−Ｓｉ
層４とチャネル保護膜５をパターン形成する。
１上にスパッタリング法によってＴａを３００ｎｍの厚
さで堆積する。次いで、この状態からＴａ層の上にフォ
トマスクを用いてゲート電極２をパターン形成する。そ
の後、ゲート電極２を覆うようにしてガラス基板１上の
全面に、プラズマＣＶＤ法によってＳｉＮｘからなる厚
さ３００ｎｍのゲート絶縁膜３、厚さ３０ｎｍのアモル
ファスシリコン（以下「ａ−Ｓｉ」と称す）層４及びＳ
ｉＮｘからなる厚さ２００ｎｍのチャネル保護膜５をこ
の順に順次堆積する。次いで、最上層のチャネル保護膜
５上にレジスト１１を塗布してａ−Ｓｉのパターンでフ
ォトリソグラフィを行って、図１（ｂ）に示すａ−Ｓｉ
層４とチャネル保護膜５をパターン形成する。
【００１４】次いで、この状態からフォトリソグラフィ
を行って、図１（ｃ）に示すチャネル保護膜５をパター
ン形成する。この状態において、パターン形成されたチ
ャネル保護膜５上にはレジスト１１が残存している。
を行って、図１（ｃ）に示すチャネル保護膜５をパター
ン形成する。この状態において、パターン形成されたチ
ャネル保護膜５上にはレジスト１１が残存している。
【００１５】次いで、図１（ｃ）に示すように、レジス
ト１１を剥離せずに、この状態でチャネル保護膜５の上
方よりＰ＋イオンを注入する。これにより、図１（ｄ）
に示すコンタクト層６ａ及び６ｂが形成される。
ト１１を剥離せずに、この状態でチャネル保護膜５の上
方よりＰ＋イオンを注入する。これにより、図１（ｄ）
に示すコンタクト層６ａ及び６ｂが形成される。
【００１６】次いで、スパッタリング法により３００ｎ
ｍの厚さのＴｉ又はＭｏの金属層をガラス基板１上の全
面に形成し、この金属層をフォトマスクを用いてパター
ンニングして、図２に示すソース電極７及びドレイン電
極８を形成する。そして、ガラス基板１上の全面にイン
ジウム錫酸化膜（ＩＴＯ）からなる透明電極を８０ｎｍ
の厚さで堆積させ、この状態からフォトマスクを用いて
パターンニングを行って、絵素電極１０を形成する。こ
れにより、本発明のアクティブマトリクス基板が作成さ
れる。
ｍの厚さのＴｉ又はＭｏの金属層をガラス基板１上の全
面に形成し、この金属層をフォトマスクを用いてパター
ンニングして、図２に示すソース電極７及びドレイン電
極８を形成する。そして、ガラス基板１上の全面にイン
ジウム錫酸化膜（ＩＴＯ）からなる透明電極を８０ｎｍ
の厚さで堆積させ、この状態からフォトマスクを用いて
パターンニングを行って、絵素電極１０を形成する。こ
れにより、本発明のアクティブマトリクス基板が作成さ
れる。
【００１７】このようにして作成されるアクティブマト
リクス基板によれば、上記作用の項で述べた理由により
、コンタクト層６ａ、６ｂとソース電極７及びドレイン
電極８との間の電流リークがない（若しくは電流リーク
を格段に低減できる）、ＴＦＴ特性の良好なアクティブ
マトリクス基板が得られる。
リクス基板によれば、上記作用の項で述べた理由により
、コンタクト層６ａ、６ｂとソース電極７及びドレイン
電極８との間の電流リークがない（若しくは電流リーク
を格段に低減できる）、ＴＦＴ特性の良好なアクティブ
マトリクス基板が得られる。
【００１８】
【発明の効果】本発明のアクティブマトリクス基板の製
造方法によれば、上記した工程故、コンタクト層とソー
ス電極およびドレイン電極との間の電流リークを格段に
低減できる。従って、ＴＦＴ特性のＩｏｆｆ電流が低減
される。それ故、ＴＦＴ特性の良好なアクティブマトリ
クス基板が得られる。
造方法によれば、上記した工程故、コンタクト層とソー
ス電極およびドレイン電極との間の電流リークを格段に
低減できる。従って、ＴＦＴ特性のＩｏｆｆ電流が低減
される。それ故、ＴＦＴ特性の良好なアクティブマトリ
クス基板が得られる。
【図１】本発明のアクティブマトリクス基板の製造方法
を示す工程図。
を示す工程図。
【図２】本発明方法により製造されるアクティブマトリ
クス基板を示す断面図。
クス基板を示す断面図。
【図３】従来の製造方法を示す工程図。
【図４】従来方法により製造されるアクティブマトリク
ス基板を示す断面図。
ス基板を示す断面図。
１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ チャネル保護膜
６ａ、６ｂ コンタクト層
７ ソース電極
８ ドレイン電極
９ 層間絶縁膜
１０ 絵素電極
１１ レジスト
Claims (2)
- 【請求項１】絶縁性基板上にゲート電極と、該ゲート電
極とゲート絶縁膜及び半導体層を介して少なくとも一部
が重畳するドレイン電極と、該ゲート電極と半導体層を
介して少なくとも一部が重畳するソース電極とを有する
薄膜トランジスタをスイッチング素子に用いたアクティ
ブマトリクス基板の製造方法において、チャネル保護膜
をパターン形成する工程と、該チャネル保護膜をパター
ン形成する際のレジストを残し、該レジストの上部より
イオン注入を行ってコンタクト層を形成する工程とを含
むアクティブマトリクス基板の製造方法。 - 【請求項２】前記半導体層のパターン形成を行ってから
イオン注入を行って前記コンタクト層を形成する請求項
１記載のアクティブマトリクス基板の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40895990A JP2694912B2 (ja) | 1990-12-28 | 1990-12-28 | アクティブマトリクス基板の製造方法 |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
| US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
| KR1019910025097A KR950003939B1 (ko) | 1990-12-28 | 1991-12-28 | 액티브매트리스 기판의 제조 방법 |
| US08/154,116 US5474941A (en) | 1990-12-28 | 1993-11-18 | Method for producing an active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40895990A JP2694912B2 (ja) | 1990-12-28 | 1990-12-28 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233512A true JPH04233512A (ja) | 1992-08-21 |
| JP2694912B2 JP2694912B2 (ja) | 1997-12-24 |
Family
ID=18518349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40895990A Expired - Fee Related JP2694912B2 (ja) | 1990-12-28 | 1990-12-28 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694912B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09501509A (ja) * | 1993-07-29 | 1997-02-10 | ハネウエル・インコーポレーテッド | シリコン・ピクセル電極 |
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196222A (ja) * | 1989-01-25 | 1990-08-02 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
| JPH02224254A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 薄膜トランジスタ及びその製造方法並びにそれを用いたマトリクス回路基板と画像表示装置 |
-
1990
- 1990-12-28 JP JP40895990A patent/JP2694912B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196222A (ja) * | 1989-01-25 | 1990-08-02 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
| JPH02224254A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 薄膜トランジスタ及びその製造方法並びにそれを用いたマトリクス回路基板と画像表示装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09501509A (ja) * | 1993-07-29 | 1997-02-10 | ハネウエル・インコーポレーテッド | シリコン・ピクセル電極 |
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2694912B2 (ja) | 1997-12-24 |
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