JPH03219342A - プログラマブルアドレス変換方式 - Google Patents
プログラマブルアドレス変換方式Info
- Publication number
- JPH03219342A JPH03219342A JP1463890A JP1463890A JPH03219342A JP H03219342 A JPH03219342 A JP H03219342A JP 1463890 A JP1463890 A JP 1463890A JP 1463890 A JP1463890 A JP 1463890A JP H03219342 A JPH03219342 A JP H03219342A
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- JP
- Japan
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- address
- memory
- data
- cpu
- address conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 41
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［［要］
ある装置に与えるアドレスをプログラマブルに変換でき
るようにしたプログラマブルアドレス変換方式に関し、 ある装置に他の装置のプログラムをそのまま適用できる
ようにすることを目的とし、 データ及びアドレスデータを出力するＣＰＵと、該ＣＰ
Ｕより出力されるアドレスデータを受けてアドレス変換
を行い、変換されたデータを出力する第１のメモリと、
該第１のメモリの出力データをアドレスデータとして受
け、該アト１ノスデータでアクセスされる番地にＣＰＵ
からのデータを書込み、或いは該番地からデータを読出
すようにした第２のメモリとにより構成される。
るようにしたプログラマブルアドレス変換方式に関し、 ある装置に他の装置のプログラムをそのまま適用できる
ようにすることを目的とし、 データ及びアドレスデータを出力するＣＰＵと、該ＣＰ
Ｕより出力されるアドレスデータを受けてアドレス変換
を行い、変換されたデータを出力する第１のメモリと、
該第１のメモリの出力データをアドレスデータとして受
け、該アト１ノスデータでアクセスされる番地にＣＰＵ
からのデータを書込み、或いは該番地からデータを読出
すようにした第２のメモリとにより構成される。
［産業上の利用分野コ
本発明はある装置に与えるアドレスをプログラマブルに
変換できるようにしたプログラマブルアドレス変換方式
に関する。
変換できるようにしたプログラマブルアドレス変換方式
に関する。
［従来の技術］
現在のパソコン、オフコン、ワークステーション等のメ
モリ構成は、装置毎にそれぞれ異なっている。そして、
各装置内のＣＰＵとメモリとの関係は第７図に示すよう
なものである。（ａ）はＣＰＵＩから直接メモリ２をア
クセスしてデータの書込みと読出しを行うものである。
モリ構成は、装置毎にそれぞれ異なっている。そして、
各装置内のＣＰＵとメモリとの関係は第７図に示すよう
なものである。（ａ）はＣＰＵＩから直接メモリ２をア
クセスしてデータの書込みと読出しを行うものである。
（ｂ）はＣＰＵ１のアドレス出力をいったんメモリコン
トローラ３に入れてアドレスをメモリコントローラ３の
制御下に置き、メモリ２をアクセスするようにしたもの
である。
トローラ３に入れてアドレスをメモリコントローラ３の
制御下に置き、メモリ２をアクセスするようにしたもの
である。
［発明か解決しようとする課題］
従来の方式では、プログラムとそれにより動作させられ
る装置は１対１に対応しており、他の異なった装置には
同一プログラムを適用することができないという問題が
あった。
る装置は１対１に対応しており、他の異なった装置には
同一プログラムを適用することができないという問題が
あった。
本発明はこのような課題に鑑みてなされたものであって
、ある装置に他の装置のプログラムをそのまま適用でき
るようにすることができるプロクラマブルアドレス変換
方式を提供することを目的としている。
、ある装置に他の装置のプログラムをそのまま適用でき
るようにすることができるプロクラマブルアドレス変換
方式を提供することを目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。図において、
１０はデータ及びアドレスデータを出力するＣＰＵ、１
１は該ＣＰＵｌ０より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
１のメモリ、１２は該第１のメモリ１１の出力データを
アドレスデータとして受け、該アドレスデータでアクセ
スされる番地にＣＰＵｌ０からのデータを書込み、或い
は該番地からデータを読出すようにした第２のメモリで
ある。
１０はデータ及びアドレスデータを出力するＣＰＵ、１
１は該ＣＰＵｌ０より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
１のメモリ、１２は該第１のメモリ１１の出力データを
アドレスデータとして受け、該アドレスデータでアクセ
スされる番地にＣＰＵｌ０からのデータを書込み、或い
は該番地からデータを読出すようにした第２のメモリで
ある。
［作用コ
ＣＰＵｌ０から出力されたアドレスデータは、第１のメ
モリ（以下メモリ］と略す）に入り、所定のアルゴリス
ムでアドレス変換される。第２図は本発明の作用説明図
で、メモリ］のアドレス人力とアドレス出力との関係を
示す図である。例えば、メモリ１にＣＰ Ｕ １． Ｏ
から０． １． ２．・・というふうにアドレスか出力
されると、メモリ］はこれら入力に対して７，２．４．
・・というようなアドレスを割当て、出力する。この変
換されたアドレスデータは第２のメモリ （以下メモリ
２と略す）にアドレスとして与えられ、与えられてアド
レスの番地にＣＰＵｌ０からデータが書込まれ、或いは
データが読出される。
モリ（以下メモリ］と略す）に入り、所定のアルゴリス
ムでアドレス変換される。第２図は本発明の作用説明図
で、メモリ］のアドレス人力とアドレス出力との関係を
示す図である。例えば、メモリ１にＣＰ Ｕ １． Ｏ
から０． １． ２．・・というふうにアドレスか出力
されると、メモリ］はこれら入力に対して７，２．４．
・・というようなアドレスを割当て、出力する。この変
換されたアドレスデータは第２のメモリ （以下メモリ
２と略す）にアドレスとして与えられ、与えられてアド
レスの番地にＣＰＵｌ０からデータが書込まれ、或いは
データが読出される。
本発明によれば、ＣＰＵｌ０で他の装置で用いたプログ
ラムを走らせる場合でも、メモリ１で本装置に対応した
番地にアドレス変換してくれるので、ＣＰＵｌ０として
は他の装置に対してプログラムを実行しているという認
識が不必要となる。
ラムを走らせる場合でも、メモリ１で本装置に対応した
番地にアドレス変換してくれるので、ＣＰＵｌ０として
は他の装置に対してプログラムを実行しているという認
識が不必要となる。
［実施例コ
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第３図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、１１はメモリ］としてのアドレス変換ＲＡＭ
、１２はメモリ２としてのメインＲＡＭである。２０は
アドレス変換ＲＡＭ］］にアドレス変換用のデータを書
込む制御を行う第２のＣＰＵ （以下ＣＰＵ２と略す）
である。
。第１図と同一のものは、同一の符号を付して示す。図
において、１１はメモリ］としてのアドレス変換ＲＡＭ
、１２はメモリ２としてのメインＲＡＭである。２０は
アドレス変換ＲＡＭ］］にアドレス変換用のデータを書
込む制御を行う第２のＣＰＵ （以下ＣＰＵ２と略す）
である。
２１はアドレスとして第１のＣＰＵｌ０ （以下ＣＰＵ
Ｉと略す）のものを用いるか、ＣＰＵ２のものを用いる
かの切換え制御を行うアドレス変換制御回路である。
Ｉと略す）のものを用いるか、ＣＰＵ２のものを用いる
かの切換え制御を行うアドレス変換制御回路である。
ＣＰＵ２のアドレスはアドレス変換制御回路２１に入り
、データはアドレス変換ＲＡＭＩ １に入っている。Ｃ
ＰＵ２からはアドレス変換制御回路２１に制御信号Ｗが
入り、ＣＰＵＩからアドレス変換制御回路２１にライト
・リード信号Ｗ／Ｒが入っている。また、アドレス変換
制御回路２１からはＣＰＵＩにレディ （ＲＥＡＤＹ）
信号が入っている。前記Ｗ／Ｒ信号はメインメモリ］２
にも入っている。このように構成された回路の動作を説
明すれば、以下のとおりである。
、データはアドレス変換ＲＡＭＩ １に入っている。Ｃ
ＰＵ２からはアドレス変換制御回路２１に制御信号Ｗが
入り、ＣＰＵＩからアドレス変換制御回路２１にライト
・リード信号Ｗ／Ｒが入っている。また、アドレス変換
制御回路２１からはＣＰＵＩにレディ （ＲＥＡＤＹ）
信号が入っている。前記Ｗ／Ｒ信号はメインメモリ］２
にも入っている。このように構成された回路の動作を説
明すれば、以下のとおりである。
（初期設定）
この時には、ＣＰＵ２からの制御信号Ｗにより、アドレ
ス変換制御回路２１がＣＰＵ２側のアドレスを選択する
ようにする。この状態で、ＣＰＵＩからのアドレス（第
２図の左側の欄のアドレス）を予め分かっている第２図
に示すような新アドレス（右側の欄のアドレス）に変換
するためのデータをＣＰＵ２からデータバス２２に乗せ
てやる。
ス変換制御回路２１がＣＰＵ２側のアドレスを選択する
ようにする。この状態で、ＣＰＵＩからのアドレス（第
２図の左側の欄のアドレス）を予め分かっている第２図
に示すような新アドレス（右側の欄のアドレス）に変換
するためのデータをＣＰＵ２からデータバス２２に乗せ
てやる。
この状態で、アドレス変換制御回路２１から書込み信号
ＷＥをアドレス変換ＲＡＭＩ １に与えてやり、データ
バス２２上のアドレス変換データをアドレス変換ＲＡＭ
ＩＩに順次書込んでいく。
ＷＥをアドレス変換ＲＡＭＩ １に与えてやり、データ
バス２２上のアドレス変換データをアドレス変換ＲＡＭ
ＩＩに順次書込んでいく。
本発明によれば、ＣＰＵ２からアドレス変換ＲＡＭＩＩ
に与えるアドレスデータを変更することニヨリ、プログ
ラマブルなアドレス変換か行え、任意の装置に対してＣ
ＰＵＩからは装置の種類を意識することなく、プログラ
ムの実行を行うことができる。
に与えるアドレスデータを変更することニヨリ、プログ
ラマブルなアドレス変換か行え、任意の装置に対してＣ
ＰＵＩからは装置の種類を意識することなく、プログラ
ムの実行を行うことができる。
（通常動作時）
この時、アドレス変換制御回路２１は、ＣＰＵＩ側のア
ドレスを選択するようになっている。ＣＰＵ１からメイ
ンメモリ１２をアクセスした時、そのアドレスかアドレ
ス変換を行う領域であると、アドレス変換制御回路２１
はアドレス変換ＲＡＭ１］にアドレスと出力イネーブル
信号ＯＥを出力する。この結果、アドレス変換ＲＡＭＩ
］からは初期設定で設定したアドレスが出力される。
ドレスを選択するようになっている。ＣＰＵ１からメイ
ンメモリ１２をアクセスした時、そのアドレスかアドレ
ス変換を行う領域であると、アドレス変換制御回路２１
はアドレス変換ＲＡＭ１］にアドレスと出力イネーブル
信号ＯＥを出力する。この結果、アドレス変換ＲＡＭＩ
］からは初期設定で設定したアドレスが出力される。
ここで、メインＲＡＭ１２かアクセス可能となるため、
アドレス変換制御回路２１は、ＣＰＵＩにレディ（ＲＥ
ＡＤＹ）信号を返す。この結果、アドレス変換されたア
ドレスで指定される番地にＣＰＵＩからのデータがＷ／
Ｒパルスにより書込まれることになる。
アドレス変換制御回路２１は、ＣＰＵＩにレディ（ＲＥ
ＡＤＹ）信号を返す。この結果、アドレス変換されたア
ドレスで指定される番地にＣＰＵＩからのデータがＷ／
Ｒパルスにより書込まれることになる。
以上、データの書込みの場合について説明したが、メイ
ンＲＡＭ１２に書込まれたデータを読出す場合も同様で
ある。即ち、ＣＰＵＩ側のアドレスはアドレス変換ＲＡ
ＭＩＩに入って、所定のアドレスに変換される。この変
換されたアト１／スがメインＲＡＭ１２にアドレスとし
て入り、該当番地に格納されていたデータをＷ／Ｒパル
スにより読出し、データバス１３に乗せる。ＣＰＵＩは
、必要に応じてこのデータを内部に取込んで所定のデー
タ処理を行うことかできる。
ンＲＡＭ１２に書込まれたデータを読出す場合も同様で
ある。即ち、ＣＰＵＩ側のアドレスはアドレス変換ＲＡ
ＭＩＩに入って、所定のアドレスに変換される。この変
換されたアト１／スがメインＲＡＭ１２にアドレスとし
て入り、該当番地に格納されていたデータをＷ／Ｒパル
スにより読出し、データバス１３に乗せる。ＣＰＵＩは
、必要に応じてこのデータを内部に取込んで所定のデー
タ処理を行うことかできる。
第４図は表示画面上の対応関係を示す図である。
（ａ）は他の装置をエミュレートする装置の画面に対応
したアドレスを、（ｂ）は今、エミュレートすることで
実現しようとしている装置の画面に対応したアドレスを
それぞれ示している。（ａ）の画面はアドレスのオフセ
ット値が４０００００００で１２８０（横）ｘ７６８
（縦）ドツトの画面を、（ｂ）の画面はアドレスのオフ
セット値がＥｏｏｏｏて、１１２０（横）ｘ７００ （
縦）ドツトの画面をそれぞれ示している。画面上のアド
レスはオフセットを引いた形で示されている。
したアドレスを、（ｂ）は今、エミュレートすることで
実現しようとしている装置の画面に対応したアドレスを
それぞれ示している。（ａ）の画面はアドレスのオフセ
ット値が４０００００００で１２８０（横）ｘ７６８
（縦）ドツトの画面を、（ｂ）の画面はアドレスのオフ
セット値がＥｏｏｏｏて、１１２０（横）ｘ７００ （
縦）ドツトの画面をそれぞれ示している。画面上のアド
レスはオフセットを引いた形で示されている。
これからやろうとしていることは、（ｂ）の画面構成を
している装置のプログラム（ソフトウェア）を変更せず
に、実際の装置の画面構成（ａ）に表示させることであ
り、これをアドレス変換を行い実現させる。この時のア
ドレスの対応は、第５図に示すようなものとなる。ＣＰ
ＵＩにより指定されるアクセスアドレスを出力する。こ
れに対し、アドレス変換ＲＡＭＩ ：Ｉは、実書込みア
ドレスで示されるアドレスに変換する。この場合に、実
書込みアドレスを点線で区切った右側のアドレスを２で
割った値をアドレス変換ＲＡＭＩＩへ書込む。このよう
な操作を行うのは、アドレス変換は、１７ビツト必要で
あるが、１７ビツト幅のアドレスで８ビツトのアドレス
データを取出しても、変換は行なえない（１７ビツト幅
のデータが必要）。そこで、アドレス変換ＲＡＭの容量
を変えずに、１６ビツト幅のアドレスで１６ビツト幅の
データを取出すことで、アドレス変換か行なえるからで
ある（１６ビツトプロセツサはアドレス０を持たず、２
バイト上位・下位を独立して制御するものが多く、２バ
イト単位のアドレス変換の方か都合か良い）。この結果
、１６ビツトのデータ００００Ｈ−ＤＡＢ５Ｈ（Ｈは１
６進を示す）までが実書込みアドレスとしてメインＲＡ
Ｍ１２へ書込まれる。
している装置のプログラム（ソフトウェア）を変更せず
に、実際の装置の画面構成（ａ）に表示させることであ
り、これをアドレス変換を行い実現させる。この時のア
ドレスの対応は、第５図に示すようなものとなる。ＣＰ
ＵＩにより指定されるアクセスアドレスを出力する。こ
れに対し、アドレス変換ＲＡＭＩ ：Ｉは、実書込みア
ドレスで示されるアドレスに変換する。この場合に、実
書込みアドレスを点線で区切った右側のアドレスを２で
割った値をアドレス変換ＲＡＭＩＩへ書込む。このよう
な操作を行うのは、アドレス変換は、１７ビツト必要で
あるが、１７ビツト幅のアドレスで８ビツトのアドレス
データを取出しても、変換は行なえない（１７ビツト幅
のデータが必要）。そこで、アドレス変換ＲＡＭの容量
を変えずに、１６ビツト幅のアドレスで１６ビツト幅の
データを取出すことで、アドレス変換か行なえるからで
ある（１６ビツトプロセツサはアドレス０を持たず、２
バイト上位・下位を独立して制御するものが多く、２バ
イト単位のアドレス変換の方か都合か良い）。この結果
、１６ビツトのデータ００００Ｈ−ＤＡＢ５Ｈ（Ｈは１
６進を示す）までが実書込みアドレスとしてメインＲＡ
Ｍ１２へ書込まれる。
次に、ソフトウェアか何番地からアクセスし７た時、ア
ドレス変換を行うか設定する。図の場合にはＥ Ｃ’１
０００かアドレス変換開始番地である。これで、初期設
定か終わり、実際の動作に移る。
ドレス変換を行うか設定する。図の場合にはＥ Ｃ’１
０００かアドレス変換開始番地である。これで、初期設
定か終わり、実際の動作に移る。
今、ソフトウェアが第５図に示す画面左下のＦ７Ｅ４４
をアクセスしたとする。この時、アトレス変換ＲＡＭＩ
１からは、ＤＡ７０か出力されるので、これらデータ
をメインＲＡＭ１２アドレスＡ１６〜ＡＩ（アドレス１
６ビツト目〜アドレス１ビツト目）として使用し、Ａ３
１〜Ａ１７（アドレス３１ビツト目〜アドレス１７ビ・
ソト目）は４０００００００番地を指すようにする（装
置の画面アドレスＡ３１〜Ａ１７は固定のために、）＼
−ド的に画面アドレスＡ３１〜Ａ１７を出力する）。こ
れによって、書込むべきアドレスは４００１Ｂ４ＥＯＨ
となり、実際の画面の意図すべき場所のデータの読み書
きができることになる。第６図は画面表示領域を示す図
で、斜線部か画面表示領域を示す。
をアクセスしたとする。この時、アトレス変換ＲＡＭＩ
１からは、ＤＡ７０か出力されるので、これらデータ
をメインＲＡＭ１２アドレスＡ１６〜ＡＩ（アドレス１
６ビツト目〜アドレス１ビツト目）として使用し、Ａ３
１〜Ａ１７（アドレス３１ビツト目〜アドレス１７ビ・
ソト目）は４０００００００番地を指すようにする（装
置の画面アドレスＡ３１〜Ａ１７は固定のために、）＼
−ド的に画面アドレスＡ３１〜Ａ１７を出力する）。こ
れによって、書込むべきアドレスは４００１Ｂ４ＥＯＨ
となり、実際の画面の意図すべき場所のデータの読み書
きができることになる。第６図は画面表示領域を示す図
で、斜線部か画面表示領域を示す。
［発明の効果コ
以上、詳細に説明したように、本発明によればＣＰＵ“
の出力アドレスをいったん他のアドレスに変換した後、
メモリをアクセスする構成とすることにより、ある装置
に他の装置のプログラムをそのまま適用できるようにす
ることができる。
の出力アドレスをいったん他のアドレスに変換した後、
メモリをアクセスする構成とすることにより、ある装置
に他の装置のプログラムをそのまま適用できるようにす
ることができる。
第１図は本発明の原理ブロック図、
第２図はアドレス変換の様子を示す図、第３図は本発明
の一実施例を示す構成ブロック図、 第４図は表示画面上の対応関係を示す図、第５図はアド
レスの対応を示す図、 第６図は画面表示領域を示す図、 第７図は従来のメモリアクセス方式を示す図である。 第１図において、 １０はＣＰＵ。 １１は第１のメモリ、 １２は第２のメモリである。
の一実施例を示す構成ブロック図、 第４図は表示画面上の対応関係を示す図、第５図はアド
レスの対応を示す図、 第６図は画面表示領域を示す図、 第７図は従来のメモリアクセス方式を示す図である。 第１図において、 １０はＣＰＵ。 １１は第１のメモリ、 １２は第２のメモリである。
Claims (1)
- 【特許請求の範囲】 データ及びアドレスデータを出力するＣＰＵ（１０）と
、 該ＣＰＵ（１０）より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
１のメモリ（１１）と、 該第１のメモリ（１１）の出力データをアドレスデータ
として受け、該アドレスデータでアクセスされる番地に
ＣＰＵ（１０）からのデータを書込み、或いは該番地か
らデータを読出すようにした第２のメモリ（１２）とに
より構成されたプログラマブルアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1463890A JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1463890A JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219342A true JPH03219342A (ja) | 1991-09-26 |
Family
ID=11866741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1463890A Pending JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008111209A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
-
1990
- 1990-01-24 JP JP1463890A patent/JPH03219342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008111209A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
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