JPH03219342A - プログラマブルアドレス変換方式 - Google Patents
プログラマブルアドレス変換方式Info
- Publication number
- JPH03219342A JPH03219342A JP1463890A JP1463890A JPH03219342A JP H03219342 A JPH03219342 A JP H03219342A JP 1463890 A JP1463890 A JP 1463890A JP 1463890 A JP1463890 A JP 1463890A JP H03219342 A JPH03219342 A JP H03219342A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- cpu
- address conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 41
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[[要]
ある装置に与えるアドレスをプログラマブルに変換でき
るようにしたプログラマブルアドレス変換方式に関し、 ある装置に他の装置のプログラムをそのまま適用できる
ようにすることを目的とし、 データ及びアドレスデータを出力するCPUと、該CP
Uより出力されるアドレスデータを受けてアドレス変換
を行い、変換されたデータを出力する第1のメモリと、
該第1のメモリの出力データをアドレスデータとして受
け、該アト1ノスデータでアクセスされる番地にCPU
からのデータを書込み、或いは該番地からデータを読出
すようにした第2のメモリとにより構成される。
るようにしたプログラマブルアドレス変換方式に関し、 ある装置に他の装置のプログラムをそのまま適用できる
ようにすることを目的とし、 データ及びアドレスデータを出力するCPUと、該CP
Uより出力されるアドレスデータを受けてアドレス変換
を行い、変換されたデータを出力する第1のメモリと、
該第1のメモリの出力データをアドレスデータとして受
け、該アト1ノスデータでアクセスされる番地にCPU
からのデータを書込み、或いは該番地からデータを読出
すようにした第2のメモリとにより構成される。
[産業上の利用分野コ
本発明はある装置に与えるアドレスをプログラマブルに
変換できるようにしたプログラマブルアドレス変換方式
に関する。
変換できるようにしたプログラマブルアドレス変換方式
に関する。
[従来の技術]
現在のパソコン、オフコン、ワークステーション等のメ
モリ構成は、装置毎にそれぞれ異なっている。そして、
各装置内のCPUとメモリとの関係は第7図に示すよう
なものである。(a)はCPUIから直接メモリ2をア
クセスしてデータの書込みと読出しを行うものである。
モリ構成は、装置毎にそれぞれ異なっている。そして、
各装置内のCPUとメモリとの関係は第7図に示すよう
なものである。(a)はCPUIから直接メモリ2をア
クセスしてデータの書込みと読出しを行うものである。
(b)はCPU1のアドレス出力をいったんメモリコン
トローラ3に入れてアドレスをメモリコントローラ3の
制御下に置き、メモリ2をアクセスするようにしたもの
である。
トローラ3に入れてアドレスをメモリコントローラ3の
制御下に置き、メモリ2をアクセスするようにしたもの
である。
[発明か解決しようとする課題]
従来の方式では、プログラムとそれにより動作させられ
る装置は1対1に対応しており、他の異なった装置には
同一プログラムを適用することができないという問題が
あった。
る装置は1対1に対応しており、他の異なった装置には
同一プログラムを適用することができないという問題が
あった。
本発明はこのような課題に鑑みてなされたものであって
、ある装置に他の装置のプログラムをそのまま適用でき
るようにすることができるプロクラマブルアドレス変換
方式を提供することを目的としている。
、ある装置に他の装置のプログラムをそのまま適用でき
るようにすることができるプロクラマブルアドレス変換
方式を提供することを目的としている。
[課題を解決するための手段]
第1図は本発明の原理ブロック図である。図において、
10はデータ及びアドレスデータを出力するCPU、1
1は該CPUl0より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
1のメモリ、12は該第1のメモリ11の出力データを
アドレスデータとして受け、該アドレスデータでアクセ
スされる番地にCPUl0からのデータを書込み、或い
は該番地からデータを読出すようにした第2のメモリで
ある。
10はデータ及びアドレスデータを出力するCPU、1
1は該CPUl0より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
1のメモリ、12は該第1のメモリ11の出力データを
アドレスデータとして受け、該アドレスデータでアクセ
スされる番地にCPUl0からのデータを書込み、或い
は該番地からデータを読出すようにした第2のメモリで
ある。
[作用コ
CPUl0から出力されたアドレスデータは、第1のメ
モリ(以下メモリ]と略す)に入り、所定のアルゴリス
ムでアドレス変換される。第2図は本発明の作用説明図
で、メモリ]のアドレス人力とアドレス出力との関係を
示す図である。例えば、メモリ1にCP U 1. O
から0. 1. 2.・・というふうにアドレスか出力
されると、メモリ]はこれら入力に対して7,2.4.
・・というようなアドレスを割当て、出力する。この変
換されたアドレスデータは第2のメモリ (以下メモリ
2と略す)にアドレスとして与えられ、与えられてアド
レスの番地にCPUl0からデータが書込まれ、或いは
データが読出される。
モリ(以下メモリ]と略す)に入り、所定のアルゴリス
ムでアドレス変換される。第2図は本発明の作用説明図
で、メモリ]のアドレス人力とアドレス出力との関係を
示す図である。例えば、メモリ1にCP U 1. O
から0. 1. 2.・・というふうにアドレスか出力
されると、メモリ]はこれら入力に対して7,2.4.
・・というようなアドレスを割当て、出力する。この変
換されたアドレスデータは第2のメモリ (以下メモリ
2と略す)にアドレスとして与えられ、与えられてアド
レスの番地にCPUl0からデータが書込まれ、或いは
データが読出される。
本発明によれば、CPUl0で他の装置で用いたプログ
ラムを走らせる場合でも、メモリ1で本装置に対応した
番地にアドレス変換してくれるので、CPUl0として
は他の装置に対してプログラムを実行しているという認
識が不必要となる。
ラムを走らせる場合でも、メモリ1で本装置に対応した
番地にアドレス変換してくれるので、CPUl0として
は他の装置に対してプログラムを実行しているという認
識が不必要となる。
[実施例コ
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第3図は本発明の一実施例を示す構成ブロック図である
。第1図と同一のものは、同一の符号を付して示す。図
において、11はメモリ]としてのアドレス変換RAM
、12はメモリ2としてのメインRAMである。20は
アドレス変換RAM]]にアドレス変換用のデータを書
込む制御を行う第2のCPU (以下CPU2と略す)
である。
。第1図と同一のものは、同一の符号を付して示す。図
において、11はメモリ]としてのアドレス変換RAM
、12はメモリ2としてのメインRAMである。20は
アドレス変換RAM]]にアドレス変換用のデータを書
込む制御を行う第2のCPU (以下CPU2と略す)
である。
21はアドレスとして第1のCPUl0 (以下CPU
Iと略す)のものを用いるか、CPU2のものを用いる
かの切換え制御を行うアドレス変換制御回路である。
Iと略す)のものを用いるか、CPU2のものを用いる
かの切換え制御を行うアドレス変換制御回路である。
CPU2のアドレスはアドレス変換制御回路21に入り
、データはアドレス変換RAMI 1に入っている。C
PU2からはアドレス変換制御回路21に制御信号Wが
入り、CPUIからアドレス変換制御回路21にライト
・リード信号W/Rが入っている。また、アドレス変換
制御回路21からはCPUIにレディ (READY)
信号が入っている。前記W/R信号はメインメモリ]2
にも入っている。このように構成された回路の動作を説
明すれば、以下のとおりである。
、データはアドレス変換RAMI 1に入っている。C
PU2からはアドレス変換制御回路21に制御信号Wが
入り、CPUIからアドレス変換制御回路21にライト
・リード信号W/Rが入っている。また、アドレス変換
制御回路21からはCPUIにレディ (READY)
信号が入っている。前記W/R信号はメインメモリ]2
にも入っている。このように構成された回路の動作を説
明すれば、以下のとおりである。
(初期設定)
この時には、CPU2からの制御信号Wにより、アドレ
ス変換制御回路21がCPU2側のアドレスを選択する
ようにする。この状態で、CPUIからのアドレス(第
2図の左側の欄のアドレス)を予め分かっている第2図
に示すような新アドレス(右側の欄のアドレス)に変換
するためのデータをCPU2からデータバス22に乗せ
てやる。
ス変換制御回路21がCPU2側のアドレスを選択する
ようにする。この状態で、CPUIからのアドレス(第
2図の左側の欄のアドレス)を予め分かっている第2図
に示すような新アドレス(右側の欄のアドレス)に変換
するためのデータをCPU2からデータバス22に乗せ
てやる。
この状態で、アドレス変換制御回路21から書込み信号
WEをアドレス変換RAMI 1に与えてやり、データ
バス22上のアドレス変換データをアドレス変換RAM
IIに順次書込んでいく。
WEをアドレス変換RAMI 1に与えてやり、データ
バス22上のアドレス変換データをアドレス変換RAM
IIに順次書込んでいく。
本発明によれば、CPU2からアドレス変換RAMII
に与えるアドレスデータを変更することニヨリ、プログ
ラマブルなアドレス変換か行え、任意の装置に対してC
PUIからは装置の種類を意識することなく、プログラ
ムの実行を行うことができる。
に与えるアドレスデータを変更することニヨリ、プログ
ラマブルなアドレス変換か行え、任意の装置に対してC
PUIからは装置の種類を意識することなく、プログラ
ムの実行を行うことができる。
(通常動作時)
この時、アドレス変換制御回路21は、CPUI側のア
ドレスを選択するようになっている。CPU1からメイ
ンメモリ12をアクセスした時、そのアドレスかアドレ
ス変換を行う領域であると、アドレス変換制御回路21
はアドレス変換RAM1]にアドレスと出力イネーブル
信号OEを出力する。この結果、アドレス変換RAMI
]からは初期設定で設定したアドレスが出力される。
ドレスを選択するようになっている。CPU1からメイ
ンメモリ12をアクセスした時、そのアドレスかアドレ
ス変換を行う領域であると、アドレス変換制御回路21
はアドレス変換RAM1]にアドレスと出力イネーブル
信号OEを出力する。この結果、アドレス変換RAMI
]からは初期設定で設定したアドレスが出力される。
ここで、メインRAM12かアクセス可能となるため、
アドレス変換制御回路21は、CPUIにレディ(RE
ADY)信号を返す。この結果、アドレス変換されたア
ドレスで指定される番地にCPUIからのデータがW/
Rパルスにより書込まれることになる。
アドレス変換制御回路21は、CPUIにレディ(RE
ADY)信号を返す。この結果、アドレス変換されたア
ドレスで指定される番地にCPUIからのデータがW/
Rパルスにより書込まれることになる。
以上、データの書込みの場合について説明したが、メイ
ンRAM12に書込まれたデータを読出す場合も同様で
ある。即ち、CPUI側のアドレスはアドレス変換RA
MIIに入って、所定のアドレスに変換される。この変
換されたアト1/スがメインRAM12にアドレスとし
て入り、該当番地に格納されていたデータをW/Rパル
スにより読出し、データバス13に乗せる。CPUIは
、必要に応じてこのデータを内部に取込んで所定のデー
タ処理を行うことかできる。
ンRAM12に書込まれたデータを読出す場合も同様で
ある。即ち、CPUI側のアドレスはアドレス変換RA
MIIに入って、所定のアドレスに変換される。この変
換されたアト1/スがメインRAM12にアドレスとし
て入り、該当番地に格納されていたデータをW/Rパル
スにより読出し、データバス13に乗せる。CPUIは
、必要に応じてこのデータを内部に取込んで所定のデー
タ処理を行うことかできる。
第4図は表示画面上の対応関係を示す図である。
(a)は他の装置をエミュレートする装置の画面に対応
したアドレスを、(b)は今、エミュレートすることで
実現しようとしている装置の画面に対応したアドレスを
それぞれ示している。(a)の画面はアドレスのオフセ
ット値が40000000で1280(横)x768
(縦)ドツトの画面を、(b)の画面はアドレスのオフ
セット値がEooooて、1120(横)x700 (
縦)ドツトの画面をそれぞれ示している。画面上のアド
レスはオフセットを引いた形で示されている。
したアドレスを、(b)は今、エミュレートすることで
実現しようとしている装置の画面に対応したアドレスを
それぞれ示している。(a)の画面はアドレスのオフセ
ット値が40000000で1280(横)x768
(縦)ドツトの画面を、(b)の画面はアドレスのオフ
セット値がEooooて、1120(横)x700 (
縦)ドツトの画面をそれぞれ示している。画面上のアド
レスはオフセットを引いた形で示されている。
これからやろうとしていることは、(b)の画面構成を
している装置のプログラム(ソフトウェア)を変更せず
に、実際の装置の画面構成(a)に表示させることであ
り、これをアドレス変換を行い実現させる。この時のア
ドレスの対応は、第5図に示すようなものとなる。CP
UIにより指定されるアクセスアドレスを出力する。こ
れに対し、アドレス変換RAMI :Iは、実書込みア
ドレスで示されるアドレスに変換する。この場合に、実
書込みアドレスを点線で区切った右側のアドレスを2で
割った値をアドレス変換RAMIIへ書込む。このよう
な操作を行うのは、アドレス変換は、17ビツト必要で
あるが、17ビツト幅のアドレスで8ビツトのアドレス
データを取出しても、変換は行なえない(17ビツト幅
のデータが必要)。そこで、アドレス変換RAMの容量
を変えずに、16ビツト幅のアドレスで16ビツト幅の
データを取出すことで、アドレス変換か行なえるからで
ある(16ビツトプロセツサはアドレス0を持たず、2
バイト上位・下位を独立して制御するものが多く、2バ
イト単位のアドレス変換の方か都合か良い)。この結果
、16ビツトのデータ0000H−DAB5H(Hは1
6進を示す)までが実書込みアドレスとしてメインRA
M12へ書込まれる。
している装置のプログラム(ソフトウェア)を変更せず
に、実際の装置の画面構成(a)に表示させることであ
り、これをアドレス変換を行い実現させる。この時のア
ドレスの対応は、第5図に示すようなものとなる。CP
UIにより指定されるアクセスアドレスを出力する。こ
れに対し、アドレス変換RAMI :Iは、実書込みア
ドレスで示されるアドレスに変換する。この場合に、実
書込みアドレスを点線で区切った右側のアドレスを2で
割った値をアドレス変換RAMIIへ書込む。このよう
な操作を行うのは、アドレス変換は、17ビツト必要で
あるが、17ビツト幅のアドレスで8ビツトのアドレス
データを取出しても、変換は行なえない(17ビツト幅
のデータが必要)。そこで、アドレス変換RAMの容量
を変えずに、16ビツト幅のアドレスで16ビツト幅の
データを取出すことで、アドレス変換か行なえるからで
ある(16ビツトプロセツサはアドレス0を持たず、2
バイト上位・下位を独立して制御するものが多く、2バ
イト単位のアドレス変換の方か都合か良い)。この結果
、16ビツトのデータ0000H−DAB5H(Hは1
6進を示す)までが実書込みアドレスとしてメインRA
M12へ書込まれる。
次に、ソフトウェアか何番地からアクセスし7た時、ア
ドレス変換を行うか設定する。図の場合にはE C’1
000かアドレス変換開始番地である。これで、初期設
定か終わり、実際の動作に移る。
ドレス変換を行うか設定する。図の場合にはE C’1
000かアドレス変換開始番地である。これで、初期設
定か終わり、実際の動作に移る。
今、ソフトウェアが第5図に示す画面左下のF7E44
をアクセスしたとする。この時、アトレス変換RAMI
1からは、DA70か出力されるので、これらデータ
をメインRAM12アドレスA16〜AI(アドレス1
6ビツト目〜アドレス1ビツト目)として使用し、A3
1〜A17(アドレス31ビツト目〜アドレス17ビ・
ソト目)は40000000番地を指すようにする(装
置の画面アドレスA31〜A17は固定のために、)\
−ド的に画面アドレスA31〜A17を出力する)。こ
れによって、書込むべきアドレスは4001B4EOH
となり、実際の画面の意図すべき場所のデータの読み書
きができることになる。第6図は画面表示領域を示す図
で、斜線部か画面表示領域を示す。
をアクセスしたとする。この時、アトレス変換RAMI
1からは、DA70か出力されるので、これらデータ
をメインRAM12アドレスA16〜AI(アドレス1
6ビツト目〜アドレス1ビツト目)として使用し、A3
1〜A17(アドレス31ビツト目〜アドレス17ビ・
ソト目)は40000000番地を指すようにする(装
置の画面アドレスA31〜A17は固定のために、)\
−ド的に画面アドレスA31〜A17を出力する)。こ
れによって、書込むべきアドレスは4001B4EOH
となり、実際の画面の意図すべき場所のデータの読み書
きができることになる。第6図は画面表示領域を示す図
で、斜線部か画面表示領域を示す。
[発明の効果コ
以上、詳細に説明したように、本発明によればCPU“
の出力アドレスをいったん他のアドレスに変換した後、
メモリをアクセスする構成とすることにより、ある装置
に他の装置のプログラムをそのまま適用できるようにす
ることができる。
の出力アドレスをいったん他のアドレスに変換した後、
メモリをアクセスする構成とすることにより、ある装置
に他の装置のプログラムをそのまま適用できるようにす
ることができる。
第1図は本発明の原理ブロック図、
第2図はアドレス変換の様子を示す図、第3図は本発明
の一実施例を示す構成ブロック図、 第4図は表示画面上の対応関係を示す図、第5図はアド
レスの対応を示す図、 第6図は画面表示領域を示す図、 第7図は従来のメモリアクセス方式を示す図である。 第1図において、 10はCPU。 11は第1のメモリ、 12は第2のメモリである。
の一実施例を示す構成ブロック図、 第4図は表示画面上の対応関係を示す図、第5図はアド
レスの対応を示す図、 第6図は画面表示領域を示す図、 第7図は従来のメモリアクセス方式を示す図である。 第1図において、 10はCPU。 11は第1のメモリ、 12は第2のメモリである。
Claims (1)
- 【特許請求の範囲】 データ及びアドレスデータを出力するCPU(10)と
、 該CPU(10)より出力されるアドレスデータを受け
てアドレス変換を行い、変換されたデータを出力する第
1のメモリ(11)と、 該第1のメモリ(11)の出力データをアドレスデータ
として受け、該アドレスデータでアクセスされる番地に
CPU(10)からのデータを書込み、或いは該番地か
らデータを読出すようにした第2のメモリ(12)とに
より構成されたプログラマブルアドレス変換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1463890A JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1463890A JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03219342A true JPH03219342A (ja) | 1991-09-26 |
Family
ID=11866741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1463890A Pending JPH03219342A (ja) | 1990-01-24 | 1990-01-24 | プログラマブルアドレス変換方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03219342A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008111209A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
-
1990
- 1990-01-24 JP JP1463890A patent/JPH03219342A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008111209A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5339402A (en) | System for connecting an IC memory card to a central processing unit of a computer | |
JPH03219342A (ja) | プログラマブルアドレス変換方式 | |
JP3091382B2 (ja) | キーボード入力読み取り方法 | |
JPH0562786B2 (ja) | ||
KR930004901B1 (ko) | 디램을 사용한 컴퓨터 시스템의 메모리 제어장치 | |
KR900001530Y1 (ko) | 폰트롬과 문자발생 램 사이의 데이터 전송회로 | |
JPH01261761A (ja) | コンピュータ装置 | |
JPS5971510A (ja) | シ−ケンス制御回路 | |
JPS63257044A (ja) | プログラマブルメモリマツピング方式 | |
JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 | |
JPS58195230A (ja) | チヤネル制御装置 | |
JPH01207850A (ja) | 記憶制御方式 | |
JPS58181134A (ja) | デ−タ転送回路 | |
JPH0215749A (ja) | 通信制御処理装置における回線制御情報設定方式 | |
JPH01266642A (ja) | メモリ制御装置 | |
JPS60146347A (ja) | アドレス情報変換装置 | |
JPH05189362A (ja) | バス変換システム | |
JPS649637B2 (ja) | ||
JPS61220043A (ja) | マイクロプロセツサ制御方式 | |
JPH0816405A (ja) | システム初期化装置 | |
JPH11176165A (ja) | シーケンシャルアクセス型半導体メモリ装置 | |
JPS6275485A (ja) | デイスプレイ装置 | |
JPS6121541A (ja) | 記憶回路 | |
JPH04290139A (ja) | データ処理システム | |
JPS62166430A (ja) | デ−タ処理システム |