JPS58195230A - チヤネル制御装置 - Google Patents
チヤネル制御装置Info
- Publication number
- JPS58195230A JPS58195230A JP57076711A JP7671182A JPS58195230A JP S58195230 A JPS58195230 A JP S58195230A JP 57076711 A JP57076711 A JP 57076711A JP 7671182 A JP7671182 A JP 7671182A JP S58195230 A JPS58195230 A JP S58195230A
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- JP
- Japan
- Prior art keywords
- input
- output
- output address
- address
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個のチャネル．デバイスを統括制御する
チャネル制御装置に関し、４ＩＫチャネルアドレス，デ
バイスアドレスの変換制御に関する。
チャネル制御装置に関し、４ＩＫチャネルアドレス，デ
バイスアドレスの変換制御に関する。
従来技術
従来のチャネル制御装置による処理例を第１図に示す。
第１図に．おいて、（→は入出力命令発行時の処理、（
ｈ）は入出力割込受付時の処理である。即ち、入出力命
令の発行時は、該命令で指定されたチャネル，デバイス
の入出力処理を行ない、コンディションコードをセット
して終了する。又、入出力割込時は、割込保留のチャネ
ル，デバイスの状態情報を主記憶装置へ格納し、前記チ
ャネル。
ｈ）は入出力割込受付時の処理である。即ち、入出力命
令の発行時は、該命令で指定されたチャネル，デバイス
の入出力処理を行ない、コンディションコードをセット
して終了する。又、入出力割込時は、割込保留のチャネ
ル，デバイスの状態情報を主記憶装置へ格納し、前記チ
ャネル。
デバイスのアドレスを割込みコードとして主記憶装置へ
格納する。そして、プログラム状紗語の入れ替え（スワ
ップ）を行ない、処理は終了する。
格納する。そして、プログラム状紗語の入れ替え（スワ
ップ）を行ない、処理は終了する。
以上のように、従来は、プログラムから指定されたり、
もしくはプログラムへ報告すべきチャネル及びデバイス
のアドレスは、実際に動作すべき物理的なチャネル、デ
バイスのアドレスと完全圧一致していた。そのため、シ
ステム構成の変更が生じると、現用のオペレーティング
システムプログラムの変更を行なうか、逆に任意のプロ
グラムをそのシステムに適用しようとすると、そのプロ
グラムに適合するようＫ１１０インターフエースケーブ
ルの接続替えや、デバイスのアドレス設定用ジャンパー
線の接続替えなどを行なう必要があ抄、いずれにして本
多大な作業工数を必要としていた。
もしくはプログラムへ報告すべきチャネル及びデバイス
のアドレスは、実際に動作すべき物理的なチャネル、デ
バイスのアドレスと完全圧一致していた。そのため、シ
ステム構成の変更が生じると、現用のオペレーティング
システムプログラムの変更を行なうか、逆に任意のプロ
グラムをそのシステムに適用しようとすると、そのプロ
グラムに適合するようＫ１１０インターフエースケーブ
ルの接続替えや、デバイスのアドレス設定用ジャンパー
線の接続替えなどを行なう必要があ抄、いずれにして本
多大な作業工数を必要としていた。
発明の目的
本発明の目的は、いかなるシステム構成の変更において
も、柔軟Ｋかつ効率的に少ない工数で対処できるように
したチャネル制御装置を提供する上記の目的を達成する
ために１本発明のチャネル制御装置では、チャネル、デ
バイスの各アドレス（以下入出力アドレスと呼ぶ）を変
換するためのテーブルを持った記憶装置を準備し、プ冑
グラ五により指定された入出力アドレスを物理的な入出
力アドレスに、また物理的な入出力アドレスをプログラ
ムに報告すべき入出力アドレスに、それぞれ上記記憶装
置を参照して変換することを特徴とする。以下、プログ
ラムから見える入出力アドレスを論理入出力アドレス、
物理的な入出力アドレスを実入出力アドレスと呼ぶとと
Ｋする。
も、柔軟Ｋかつ効率的に少ない工数で対処できるように
したチャネル制御装置を提供する上記の目的を達成する
ために１本発明のチャネル制御装置では、チャネル、デ
バイスの各アドレス（以下入出力アドレスと呼ぶ）を変
換するためのテーブルを持った記憶装置を準備し、プ冑
グラ五により指定された入出力アドレスを物理的な入出
力アドレスに、また物理的な入出力アドレスをプログラ
ムに報告すべき入出力アドレスに、それぞれ上記記憶装
置を参照して変換することを特徴とする。以下、プログ
ラムから見える入出力アドレスを論理入出力アドレス、
物理的な入出力アドレスを実入出力アドレスと呼ぶとと
Ｋする。
発明の実施例
第８閏は本発萌の一実施例のブロック図である。
第２図中、ｌはオドレスレジスタであり、論理入出力ア
ドレスもシくは実入出力アドレスがセット′１：１ される。２は入出力アドレス変換用のテーブルが
１格納されている変換記憶装置である。該変換記憶
装置ｇＦｉ複数カラムからなり、そのエントリ２０１゜
２０２はそれぞれ論理入出力アドレス部、実入出力アド
レス部で、イニシャルマイクロプログラムロード時、所
要のパターンで初期設定される。８は変換記憶装置２の
続出データレジスタであり、アドレスレジスタ１に所要
の入出力アドレスをセットすると、それに対応するエン
トリの論理入出力アドレス部、実入出力アドレス部が変
換記憶装置２から読み出され、該データレジスタ８のそ
れぞれ８０１．８０′２．にセットされる。
ドレスもシくは実入出力アドレスがセット′１：１ される。２は入出力アドレス変換用のテーブルが
１格納されている変換記憶装置である。該変換記憶
装置ｇＦｉ複数カラムからなり、そのエントリ２０１゜
２０２はそれぞれ論理入出力アドレス部、実入出力アド
レス部で、イニシャルマイクロプログラムロード時、所
要のパターンで初期設定される。８は変換記憶装置２の
続出データレジスタであり、アドレスレジスタ１に所要
の入出力アドレスをセットすると、それに対応するエン
トリの論理入出力アドレス部、実入出力アドレス部が変
換記憶装置２から読み出され、該データレジスタ８のそ
れぞれ８０１．８０′２．にセットされる。
第８図に変換記憶装置１を用い九便換例を示す。
本例では入出力アドレスの集合として簡略化し、１０”
〜１８”を仮足している。（１）は論理入出力アドレス
と実入出力アドレスの変換表である。（２）は（１）の
変換を行なうために変換記憶装置２に記憶しておく内容
である。（３）は論理入出力アドレスから実入出力アド
レスへの変換方法を示している。例えば、論理入出力ア
ドレスとして′ｌ”を変換する場合、まｆ７ドレスレジ
スタ１に論理入出力アドレス＠１”をセットする。それ
により、変換記憶装置２のアドレス＠ｌ”の場所が続出
され、データレジスタ８にセットされる。その結果、デ
ータレジスタ８の８０２の部分に変換後の買入出力アド
レスとして１８′″が求められる。（４）は逆に実入出
力アドレスから論理入出力アドレスを変換する方法を示
している。即ち、実入出力アドレスとして＠８”を変□
換する場合、まずアドレスレジスタｌに実入出力アドレ
ス１８′をセットする。それにより、変換記憶装置２の
アドレス°８″の場所が続出され、データレジスタ８に
セットされる。その結果、データレジスタ８０８０１の
部分に変換後の論理入出力アドレスとして＠１１が求め
られる。
〜１８”を仮足している。（１）は論理入出力アドレス
と実入出力アドレスの変換表である。（２）は（１）の
変換を行なうために変換記憶装置２に記憶しておく内容
である。（３）は論理入出力アドレスから実入出力アド
レスへの変換方法を示している。例えば、論理入出力ア
ドレスとして′ｌ”を変換する場合、まｆ７ドレスレジ
スタ１に論理入出力アドレス＠１”をセットする。それ
により、変換記憶装置２のアドレス＠ｌ”の場所が続出
され、データレジスタ８にセットされる。その結果、デ
ータレジスタ８の８０２の部分に変換後の買入出力アド
レスとして１８′″が求められる。（４）は逆に実入出
力アドレスから論理入出力アドレスを変換する方法を示
している。即ち、実入出力アドレスとして＠８”を変□
換する場合、まずアドレスレジスタｌに実入出力アドレ
ス１８′をセットする。それにより、変換記憶装置２の
アドレス°８″の場所が続出され、データレジスタ８に
セットされる。その結果、データレジスタ８０８０１の
部分に変換後の論理入出力アドレスとして＠１１が求め
られる。
第４図は本発明における入出力発行時、入出力割込受付
時のチャネルの処理を示す。第４図（１）は入出力命令
発行時の処理であり、命令で指定されたチャネルアドレ
ス、デバイスアドレス（論理入出力アドレス）よ□り変
換記憶装ｆＩＩＬ２を読み出し、実入出力アドレスを求
める。そして、この実入出力アドレスの指定するチャネ
ル、デノミイスの入出力処理を行ない、コンディション
コードをセットし終了する。第４図（２）は入出力割込
時の処理で、まず割込保留のチャネル、デバイスの状態
情報を主記憶装置へ格納する。次に骸チャネル、デバイ
スのアドレス（実入出力アドレス）より変換記憶装置２
を読み出し、論理入出力アドレスを求める。
時のチャネルの処理を示す。第４図（１）は入出力命令
発行時の処理であり、命令で指定されたチャネルアドレ
ス、デバイスアドレス（論理入出力アドレス）よ□り変
換記憶装ｆＩＩＬ２を読み出し、実入出力アドレスを求
める。そして、この実入出力アドレスの指定するチャネ
ル、デノミイスの入出力処理を行ない、コンディション
コードをセットし終了する。第４図（２）は入出力割込
時の処理で、まず割込保留のチャネル、デバイスの状態
情報を主記憶装置へ格納する。次に骸チャネル、デバイ
スのアドレス（実入出力アドレス）より変換記憶装置２
を読み出し、論理入出力アドレスを求める。
そして、該入出力アドレスを割込みコードとして主記憶
装置へ格納し、プログラム状態島のスワップを行ない、
処理は終了する。
装置へ格納し、プログラム状態島のスワップを行ない、
処理は終了する。
発明の詳細
な説明した如く、本発明によれば、プログラムによりア
クセス可能な人出力アドレスと物理的な入出力アドレス
とを任意に変換することが可能となるので、システム構
成の変更において４、本変換記憶装置の内容を書きかえ
るだけでよく、プログラムおよびＩ１０インターフェー
スケーブルの接続替え等の一切の作業が否賛となる。ひ
いてはシステム可用性を高めることにもなる。
クセス可能な人出力アドレスと物理的な入出力アドレス
とを任意に変換することが可能となるので、システム構
成の変更において４、本変換記憶装置の内容を書きかえ
るだけでよく、プログラムおよびＩ１０インターフェー
スケーブルの接続替え等の一切の作業が否賛となる。ひ
いてはシステム可用性を高めることにもなる。
第１図は従来技術のチャネル処理例を示す図、第２図は
本発明の一実施例のブロック図、嬉３図は本発明による
アドレスの変換例を示す図、第４図は本発明によるチャ
ネル処理例を示す図である。 １・・・アドレスレジスタ、２・・・変換記憶装置、２
０１・・・論理入出力アドレス部、２０２・・・実入出
力アドレス部、８・・・データレジスタ、８０１・・・
論理入出力アドレス部、（資）２・・・実入出力アドレ
ス部。 （１） （２）牙４図 （１） （２）
本発明の一実施例のブロック図、嬉３図は本発明による
アドレスの変換例を示す図、第４図は本発明によるチャ
ネル処理例を示す図である。 １・・・アドレスレジスタ、２・・・変換記憶装置、２
０１・・・論理入出力アドレス部、２０２・・・実入出
力アドレス部、８・・・データレジスタ、８０１・・・
論理入出力アドレス部、（資）２・・・実入出力アドレ
ス部。 （１） （２）牙４図 （１） （２）
Claims (3)
- （１）複数のデバイスを制御するチャネルを複数個統括
制御するチャネル制御装置において、チャネルアドレス
、デバイスアドレス（以下、両者を一緒にして入出力ア
ドレスと総称する）によりアドレス付けされた記憶装置
を備え、該記憶装置の各エントリに、プログラムで示さ
れる入出力アドレス（以下、論理入出力アドレスという
）と物理的な入出力アドレス（以下、実入出力アドレス
という）の対を記憶しておくことを特徴とするチャネル
制御装置。 - （２）入出力命令発行時、プログラムにより指定され九
論理入出力アドレスを使って前記記憶装置の読出しを行
ない、読出された実入出力アドレスの示すチャネル、デ
バイスの入出力処理を行なうことを特徴とする特許請求
の範囲第１項記載のチャネル制御装置。 - （３）入出力割込時、割込保留中のチャネル、デバイス
による実入出力アドレスから前記記憶装置の読出しを行
ない、読出され九論理入出力アドレスの内容を使ってプ
ログラムに割込コードとして報告することを特徴とする
特許請求の範囲第１項記載のチャネル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076711A JPS58195230A (ja) | 1982-05-10 | 1982-05-10 | チヤネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076711A JPS58195230A (ja) | 1982-05-10 | 1982-05-10 | チヤネル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195230A true JPS58195230A (ja) | 1983-11-14 |
Family
ID=13613121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076711A Pending JPS58195230A (ja) | 1982-05-10 | 1982-05-10 | チヤネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248056A (ja) * | 1986-04-22 | 1987-10-29 | Sharp Corp | 入力／出力手段の変更方式 |
| EP0306702A2 (en) * | 1987-08-07 | 1989-03-15 | Bull HN Information Systems Inc. | Virtual input/output commands |
-
1982
- 1982-05-10 JP JP57076711A patent/JPS58195230A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248056A (ja) * | 1986-04-22 | 1987-10-29 | Sharp Corp | 入力／出力手段の変更方式 |
| JPH0559459B2 (ja) * | 1986-04-22 | 1993-08-31 | Sharp Kk | |
| EP0306702A2 (en) * | 1987-08-07 | 1989-03-15 | Bull HN Information Systems Inc. | Virtual input/output commands |
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