JPS6251316A - 一方向導通形スイツチング回路 - Google Patents
一方向導通形スイツチング回路Info
- Publication number
- JPS6251316A JPS6251316A JP60189643A JP18964385A JPS6251316A JP S6251316 A JPS6251316 A JP S6251316A JP 60189643 A JP60189643 A JP 60189643A JP 18964385 A JP18964385 A JP 18964385A JP S6251316 A JPS6251316 A JP S6251316A
- Authority
- JP
- Japan
- Prior art keywords
- region
- circuit
- conductivity type
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000007599 discharging Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims 9
- 239000010410 layer Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 229920000747 poly(lactic acid) Polymers 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はスイッチング回路に係り、特に高速動作に好適
な一方向導通形スイッチング回路に関、する。
な一方向導通形スイッチング回路に関、する。
電界効果トランジスタ（以下ＦＥＴまたはＭＯＳトラン
ジスタと称す）は、スイッチング素子として小形かつ低
消費電力であるために高集積半導体集積回路に適してい
る。その代表的適用例の一つにプログラマブル・ロジッ
ク・アレイ（以下ＰＬＡと称す）がある、しかし上記Ｆ
ＥＴが双方向スイッチング素子であるが故に大規模集積
回路に適した規則性を重視し、なおかつ複雑な多重論理
を構成することはできない。ＰＬＡの一例は特開昭５８
−２２２６２０号公報に開示されている。かかる通常の
ＰＬＡはＡＮＤ論理アレイ及びＯＲ論理アレイの双方及
びいずれか一方のアレイを別個に備え、それぞれのアレ
イにおいてはＡＮＤあるいはＯＲ論理のいずれか一方を
有するのみである。このように論理が浅いため、各アレ
イのロウ及びコラム線である積項及び和項線及びＰＬＡ
の外部論理が多くなるのが通例であった。
ジスタと称す）は、スイッチング素子として小形かつ低
消費電力であるために高集積半導体集積回路に適してい
る。その代表的適用例の一つにプログラマブル・ロジッ
ク・アレイ（以下ＰＬＡと称す）がある、しかし上記Ｆ
ＥＴが双方向スイッチング素子であるが故に大規模集積
回路に適した規則性を重視し、なおかつ複雑な多重論理
を構成することはできない。ＰＬＡの一例は特開昭５８
−２２２６２０号公報に開示されている。かかる通常の
ＰＬＡはＡＮＤ論理アレイ及びＯＲ論理アレイの双方及
びいずれか一方のアレイを別個に備え、それぞれのアレ
イにおいてはＡＮＤあるいはＯＲ論理のいずれか一方を
有するのみである。このように論理が浅いため、各アレ
イのロウ及びコラム線である積項及び和項線及びＰＬＡ
の外部論理が多くなるのが通例であった。
一方電界効果トランジスタとショットキー・バリア・ダ
イオードを有するスイッチング回路を含むスタチック型
半導体メモリーセルが特開昭５６−１５０６７号公報に
開示されている。この従来例によればフリップフロップ
回路によるメモリ回路と。
イオードを有するスイッチング回路を含むスタチック型
半導体メモリーセルが特開昭５６−１５０６７号公報に
開示されている。この従来例によればフリップフロップ
回路によるメモリ回路と。
該メモリ回路をビット線に接続するショットキー・バリ
ア・ダイオードとを備えている。しかして上記メモリ回
路と上記ビット線との接続制御は、上記フリップフロッ
プ回路のアース線電位を制御して行う。しかるに該アー
ス線には前記フリップフロップ回路を構成する電界効果
形トランジスタのソースが接続され、該ソースから見た
該電界効果形トランジスタの有限な入力インピーダンス
と、該ソースと基板及びゲート間に有する寄生容量によ
る等測的負荷回路が接続され、上記メモリ回路と上記ビ
ット線との接続を制御するための上記アース線の駆動に
は、少なからぬ電力を必要とし、かつ前記等価的負荷回
路の寄生容量が大きいこと及び上記ショットキー・バリ
ア・ダイオードのカソード電位の制御は、比較的インピ
ーダンスの高い上記メモリを介して行われることから、
高速スイッチングは困難である。
ア・ダイオードとを備えている。しかして上記メモリ回
路と上記ビット線との接続制御は、上記フリップフロッ
プ回路のアース線電位を制御して行う。しかるに該アー
ス線には前記フリップフロップ回路を構成する電界効果
形トランジスタのソースが接続され、該ソースから見た
該電界効果形トランジスタの有限な入力インピーダンス
と、該ソースと基板及びゲート間に有する寄生容量によ
る等測的負荷回路が接続され、上記メモリ回路と上記ビ
ット線との接続を制御するための上記アース線の駆動に
は、少なからぬ電力を必要とし、かつ前記等価的負荷回
路の寄生容量が大きいこと及び上記ショットキー・バリ
ア・ダイオードのカソード電位の制御は、比較的インピ
ーダンスの高い上記メモリを介して行われることから、
高速スイッチングは困難である。
本発明の目的は、制御入力インピーダンスが大きく、低
消費電力でかつ高速スイッチングが可能な一方向のみ電
流を導通するスイッチング回路を提供することである。
消費電力でかつ高速スイッチングが可能な一方向のみ電
流を導通するスイッチング回路を提供することである。
本発明の第２の目的は、大規模集積回路に通した上記一
方向導通性スイッチング回路を提供することである。
方向導通性スイッチング回路を提供することである。
本発明の特徴とするというば、ショットキー・バリア・
ダイオードのアノードまたはカソード端子と、電解効果
形トランジスタのソースまたはドレイン端子とを接続し
た両者の直列回路であり、前者及び後者の他端のうち前
者のアノード側端子を入力端子、前者のカソード側端子
を出力端子、電界効果トランジスタのゲートをスイッチ
ング用制御電極とする。入力端子から出力端子方向へ一
方向に電流を導通させる一方向導通形で、かつ電荷蓄積
効果がなく高速スイッチング特性を有するスイッチング
回路を構成することである。
ダイオードのアノードまたはカソード端子と、電解効果
形トランジスタのソースまたはドレイン端子とを接続し
た両者の直列回路であり、前者及び後者の他端のうち前
者のアノード側端子を入力端子、前者のカソード側端子
を出力端子、電界効果トランジスタのゲートをスイッチ
ング用制御電極とする。入力端子から出力端子方向へ一
方向に電流を導通させる一方向導通形で、かつ電荷蓄積
効果がなく高速スイッチング特性を有するスイッチング
回路を構成することである。
以下、本発明の一実施例を第１図により説明する。第１
図は本発明を半導体マトリクス回路の一例であるＰＬＡ
に適用した場合の実施例で第１図において１０１〜１０
６はインバータゲート。
図は本発明を半導体マトリクス回路の一例であるＰＬＡ
に適用した場合の実施例で第１図において１０１〜１０
６はインバータゲート。
１１０〜１１５はＰＭＯＳトランジスタ、１２０〜１２
６はショットキー・バリア・ダイオード（以下ショット
キー・ダイオードと称す）、１３０〜１３６はＮＭＯＳ
トランジスタで、ショットキダイオード１２０，１２１
−１２６とＭＯＳトランジスタ１３０，１３０・・・１
３６とは各々対をなし、一方向導通形のスイッチング回
路を第２のコラム線１７０〜１７２と、第１のロウ線１
５０〜１５２との任意の交点に配置する。１４０〜１４
４はＮＭＯＳトランジスタ、Ｖａは第１の電源、Ｖ−は
バイアス電源、Ｂｚ、Ｂｘ、Ｂｅは第１の入力信号群。
６はショットキー・バリア・ダイオード（以下ショット
キー・ダイオードと称す）、１３０〜１３６はＮＭＯＳ
トランジスタで、ショットキダイオード１２０，１２１
−１２６とＭＯＳトランジスタ１３０，１３０・・・１
３６とは各々対をなし、一方向導通形のスイッチング回
路を第２のコラム線１７０〜１７２と、第１のロウ線１
５０〜１５２との任意の交点に配置する。１４０〜１４
４はＮＭＯＳトランジスタ、Ｖａは第１の電源、Ｖ−は
バイアス電源、Ｂｚ、Ｂｘ、Ｂｅは第１の入力信号群。
ｃｌ、Ｃｚ、ｃｌは第２の入力信群、Ｅｓ、 Ｅｚ、Ｅ
ａは出力信号群である。
ａは出力信号群である。
ここで、ショットキダイオード１２０〜１２６のそれぞ
れのアノードは第２のコラム線１７０〜１７２のうちの
一つに接続され、ＮＨＯ２トランジスタ１３０〜１３６
のそれぞれのゲートは第１のロウ線１５０〜１５２のう
ちの一つに接続され、ＮＨＯ２トランジスタ１３０〜１
３６のそれぞれのソースは第２のロウ線１６０〜１６２
のうちの一つに接続されＰＭＯ５１１０〜１１２を介し
て第１の電極Ｖ−と接続される。さらに、ショットキダ
イオード１２０〜１２６のそれぞれのカソードはＮＭＯ
Ｓトランジスタ１３０〜１３６のそれぞれのドレインに
接続される。
れのアノードは第２のコラム線１７０〜１７２のうちの
一つに接続され、ＮＨＯ２トランジスタ１３０〜１３６
のそれぞれのゲートは第１のロウ線１５０〜１５２のう
ちの一つに接続され、ＮＨＯ２トランジスタ１３０〜１
３６のそれぞれのソースは第２のロウ線１６０〜１６２
のうちの一つに接続されＰＭＯ５１１０〜１１２を介し
て第１の電極Ｖ−と接続される。さらに、ショットキダ
イオード１２０〜１２６のそれぞれのカソードはＮＭＯ
Ｓトランジスタ１３０〜１３６のそれぞれのドレインに
接続される。
以上の構成における動作を次に説明する。 ＰＭＯＳト
ランジスタ１１０〜１１２は第２のロウ（Ｐｏｔｏ）線
１６０〜１６２をプルアップＬ、ＰＭＣＯトランジスタ
１１３〜１１５は第２のコラム（ｃｏＬＵＭＮ）線１７
０〜１７２をプルアップする。この結果、初期状態にお
いて出力信号Ｅ１〜Ｅ８は“Ｈ”になる、なお、仮に初
期状態において、第１及び第２の入力信号群はＢｌ、
Ｂｘ＊ Ｂｌ、 Ｃ１ｌ Ｃｚｓ Ｃａは“Ｈ”であり
、第１のロウ線１５０〜１５２．第１のコラム線１８０
〜１８２は“Ｌ”であるとする、従って７レイを構成す
るＮＨＯ２トランジスタ１３０〜１３６，１４０〜１４
４はすべてオフ状態である。
ランジスタ１１０〜１１２は第２のロウ（Ｐｏｔｏ）線
１６０〜１６２をプルアップＬ、ＰＭＣＯトランジスタ
１１３〜１１５は第２のコラム（ｃｏＬＵＭＮ）線１７
０〜１７２をプルアップする。この結果、初期状態にお
いて出力信号Ｅ１〜Ｅ８は“Ｈ”になる、なお、仮に初
期状態において、第１及び第２の入力信号群はＢｌ、
Ｂｘ＊ Ｂｌ、 Ｃ１ｌ Ｃｚｓ Ｃａは“Ｈ”であり
、第１のロウ線１５０〜１５２．第１のコラム線１８０
〜１８２は“Ｌ”であるとする、従って７レイを構成す
るＮＨＯ２トランジスタ１３０〜１３６，１４０〜１４
４はすべてオフ状態である。
次に動作時において入力信号Ｂｚ、ＢｓおよびＣｚが“
Ｌ”に変化した場合を考える。この時、ＮＭＯＳトラン
ジスタ１３３，１３４，１３５，１３６゜および１４１
，１４４がオンし、これらの内ＮＭＯＳトランジスタ１
３５，１３６の並列回路と、ＮＭＯＳトランジスタ１４
４が第２のロウ線１６２を介して直列回路を構成し、出
力信号線１７０．および１７２の電荷が引抜かれ、出力
信号Ｅ１およびＥａが“Ｌ”になる、このように第１の
ロウ線１５０゜１５１．１５２によりオンされた第１の
トランジスタアレイを構成するＮＨＯ２トランジスタと
、第１のコラム線１８０，１８１，１８２によりオンさ
れた第２のトランジスタアレイを構成するＮＭＯＳトラ
ンジスタが直列回路を形成した時、これに接続する第２
のコラム線１７０，１７１，１７２のいずれかあるいは
すべてが“Ｌ”レベルに変化し、論理演算が実行される
。第１図の例における出力信号Ｅ１．Ｅｘ、Ｅａを第１
及び第２の入力信号群Ｂｌ、Ｂユ、ＢａおよびＣｘ、Ｃ
ｚ、Ｃａとの関係は次式で表わされる。
Ｌ”に変化した場合を考える。この時、ＮＭＯＳトラン
ジスタ１３３，１３４，１３５，１３６゜および１４１
，１４４がオンし、これらの内ＮＭＯＳトランジスタ１
３５，１３６の並列回路と、ＮＭＯＳトランジスタ１４
４が第２のロウ線１６２を介して直列回路を構成し、出
力信号線１７０．および１７２の電荷が引抜かれ、出力
信号Ｅ１およびＥａが“Ｌ”になる、このように第１の
ロウ線１５０゜１５１．１５２によりオンされた第１の
トランジスタアレイを構成するＮＨＯ２トランジスタと
、第１のコラム線１８０，１８１，１８２によりオンさ
れた第２のトランジスタアレイを構成するＮＭＯＳトラ
ンジスタが直列回路を形成した時、これに接続する第２
のコラム線１７０，１７１，１７２のいずれかあるいは
すべてが“Ｌ”レベルに変化し、論理演算が実行される
。第１図の例における出力信号Ｅ１．Ｅｘ、Ｅａを第１
及び第２の入力信号群Ｂｌ、Ｂユ、ＢａおよびＣｘ、Ｃ
ｚ、Ｃａとの関係は次式で表わされる。
ここでショットキーダイオード１２０〜１２６の作用を
説明するために、該ショットキーダイオード１２０〜１
２６がない場合を想定した上記動作について考える。こ
の場合においても上記した論理演算結果により出力信号
Ｅ、、Ｅδが（ｌ Ｌ ＃ｊになることは相異ないが、
第２のコラム［１７２が“Ｌ”レベルになることから、
これに接続されることになるオン状態のＮＭＯＳトラン
ジスタ１３４により第２のロウ線１６１が“Ｌ”レベル
になり、該ロウ線１６１に接続され、同じくオン状態に
あるＮＨＯ２トランジスタ１３３により、第２のコラム
線１７１が”Ｌ”レベルに引込まれ、この結果出力信号
Ｅｉも“Ｌ Ｉｔレベルになり誤った演算結果を出力す
る。すなわちこれらのショットキーダイオード１２０〜
１２６は電流の廻り込みを防止し。
説明するために、該ショットキーダイオード１２０〜１
２６がない場合を想定した上記動作について考える。こ
の場合においても上記した論理演算結果により出力信号
Ｅ、、Ｅδが（ｌ Ｌ ＃ｊになることは相異ないが、
第２のコラム［１７２が“Ｌ”レベルになることから、
これに接続されることになるオン状態のＮＭＯＳトラン
ジスタ１３４により第２のロウ線１６１が“Ｌ”レベル
になり、該ロウ線１６１に接続され、同じくオン状態に
あるＮＨＯ２トランジスタ１３３により、第２のコラム
線１７１が”Ｌ”レベルに引込まれ、この結果出力信号
Ｅｉも“Ｌ Ｉｔレベルになり誤った演算結果を出力す
る。すなわちこれらのショットキーダイオード１２０〜
１２６は電流の廻り込みを防止し。
正しい論理演算結果を出力せしめる。
以上の説明で明らかなように、本実施例においては、シ
ョットキダイオード１２０〜１２６とＭＯＳ）−ランジ
スタ１３０〜１３６とを組合せた一方向導通形スイッチ
ング回路と、ＭＯＳトランジスタ１４０〜１４４の組合
せにより、一段深い論理演算を実行するＰＬＡを実現す
ることができる。
ョットキダイオード１２０〜１２６とＭＯＳ）−ランジ
スタ１３０〜１３６とを組合せた一方向導通形スイッチ
ング回路と、ＭＯＳトランジスタ１４０〜１４４の組合
せにより、一段深い論理演算を実行するＰＬＡを実現す
ることができる。
なお本実施例においては各ロウ線及び各コラム線それぞ
れ３本の場合について説明したが、これらは他の複数本
数であっても、同様の効果を得ることができる。また各
コラム線及び各ロウ線の配列も本実施例に限定したもの
ではない、更にＮＯＳトランジスタのＮチャンネル及び
Ｐチャンネルの区分も本実施例に限定するものではない
、またバイアス電源、入力信号群の入力タイミングも、
タイミグパルス等を併用して位相を区分することが本発
明の本質に関係な〈実施することができる。
れ３本の場合について説明したが、これらは他の複数本
数であっても、同様の効果を得ることができる。また各
コラム線及び各ロウ線の配列も本実施例に限定したもの
ではない、更にＮＯＳトランジスタのＮチャンネル及び
Ｐチャンネルの区分も本実施例に限定するものではない
、またバイアス電源、入力信号群の入力タイミングも、
タイミグパルス等を併用して位相を区分することが本発
明の本質に関係な〈実施することができる。
第２図に本発明の他の実施例を示す。
この回路はバイポーラトランジスタとＣＭＯＳトランジ
スタを複合した複合論理回路の一例となる２人力ＮＡＮ
Ｄゲート回路で、バイポーラの高負荷駆動能力と０ＭＯ
５の低消費電力特性を合せ持つものである。
スタを複合した複合論理回路の一例となる２人力ＮＡＮ
Ｄゲート回路で、バイポーラの高負荷駆動能力と０ＭＯ
５の低消費電力特性を合せ持つものである。
第２図において、２０１，２０２はＰＭＯ５トランジス
タで、夫々のソース電極は電源Ｖ ｃ ｃに接続され、
ドレイン電極はＮＰＮトランジスタ２０５のベースに接
続されており、ＣＭＯ３の２人力ＮＡＮＤゲート回路に
於けるＰＭＯ３トランジスタ回路と同一回路形式の回路
となっている。２０３，２０４はＮＭＯＳトランジスタ
で、ＮＭＯＳトランジスタ２０３のドレインはＮＰＮト
ランジスタ２０５のベースに接続され、また、ＮＭＯＳ
トランジスタ２０４のソースはＮＰＮ トランジスタ２
０６のベースに接続されており、ＣＭＯＳトランジスタ
の２人力ＮＡＮＤゲート回路に於けるＮＭＯＳトランジ
スタと同一回路形式の回路となっている。２０５，２０
６はＮＰＮトランジスタであり、ＮＰＮトランジスタ２
０５のコレクタは電源Ｖｃｃに接続され、ＮＰＮトラン
ジスタ２０５のエミッタとＮＰＮトランジスタ２０６の
コレクタは共通接続され、出力端子２１３となる。
タで、夫々のソース電極は電源Ｖ ｃ ｃに接続され、
ドレイン電極はＮＰＮトランジスタ２０５のベースに接
続されており、ＣＭＯ３の２人力ＮＡＮＤゲート回路に
於けるＰＭＯ３トランジスタ回路と同一回路形式の回路
となっている。２０３，２０４はＮＭＯＳトランジスタ
で、ＮＭＯＳトランジスタ２０３のドレインはＮＰＮト
ランジスタ２０５のベースに接続され、また、ＮＭＯＳ
トランジスタ２０４のソースはＮＰＮ トランジスタ２
０６のベースに接続されており、ＣＭＯＳトランジスタ
の２人力ＮＡＮＤゲート回路に於けるＮＭＯＳトランジ
スタと同一回路形式の回路となっている。２０５，２０
６はＮＰＮトランジスタであり、ＮＰＮトランジスタ２
０５のコレクタは電源Ｖｃｃに接続され、ＮＰＮトラン
ジスタ２０５のエミッタとＮＰＮトランジスタ２０６の
コレクタは共通接続され、出力端子２１３となる。
また、ＮＰＮトランジスタ２０６のエミッタは接地され
ている。
ている。
２０７はショットキーダイオードであり、アノードがＮ
ＰＮトランジスタ２０５のエミッタ出力端子２１３に接
続され、カーツドがＮＰＮトランジスタ２０５のベース
に接続されている。
ＰＮトランジスタ２０５のエミッタ出力端子２１３に接
続され、カーツドがＮＰＮトランジスタ２０５のベース
に接続されている。
また、一方の入力端子２１１にはＰＭＯＳトランジスタ
２０１のゲートとＮにＯＳトランジスタ２０４のゲート
が接続され、他方の入力端子２１２にはＰＭＯＳトラン
ジスタ２０２のゲートとＮｌｌｌＯ５）−ランジスタ２
３０のゲートが接続されている。なお。
２０１のゲートとＮにＯＳトランジスタ２０４のゲート
が接続され、他方の入力端子２１２にはＰＭＯＳトラン
ジスタ２０２のゲートとＮｌｌｌＯ５）−ランジスタ２
３０のゲートが接続されている。なお。
２０８は抵抗等のＮＰＮトランジスタ２０６のベース電
荷放電要素（回路又は素子）である。
荷放電要素（回路又は素子）である。
次に、この回路の動作を説明する。まず、入力信号Ａｚ
、Ａｘの一方、または両方が“０″レベルの場合の動
作は次のとおりである。この場合、ＮＨＯ２トランジス
タ２０３，２０４の一方、又は両方がオフであり、一方
ＰＭＯ３トランジスタ２０１の一方、又は両方がオフで
ある。−シたがって、このとき、ＮＰＮトランジスタ２
０５にベース電流が流れ、ＮＰＮ トランジスタ２０５
はオンになる。
、Ａｘの一方、または両方が“０″レベルの場合の動
作は次のとおりである。この場合、ＮＨＯ２トランジス
タ２０３，２０４の一方、又は両方がオフであり、一方
ＰＭＯ３トランジスタ２０１の一方、又は両方がオフで
ある。−シたがって、このとき、ＮＰＮトランジスタ２
０５にベース電流が流れ、ＮＰＮ トランジスタ２０５
はオンになる。
その結果出力端子２１３に結合された負荷（図示されて
いない、）が充電され、出力は“１”レベルになる。な
お、ここで重要なのは出力端子２１３とＮＰＮ２０５の
ベース間に接続されたショットキーダイオード２０７の
作用である。出力２１３が１１０ Ｐルベルから゛１″
レベルに変化する時、このダイオードは逆バイアスされ
ている。したがって、ＰＭＯＳトランジスタ２０１．２
０２から供給される駆動電流はすべてＮＰＮトランジス
タ２０５のベース電流として有効に作用するようになっ
ている。
いない、）が充電され、出力は“１”レベルになる。な
お、ここで重要なのは出力端子２１３とＮＰＮ２０５の
ベース間に接続されたショットキーダイオード２０７の
作用である。出力２１３が１１０ Ｐルベルから゛１″
レベルに変化する時、このダイオードは逆バイアスされ
ている。したがって、ＰＭＯＳトランジスタ２０１．２
０２から供給される駆動電流はすべてＮＰＮトランジス
タ２０５のベース電流として有効に作用するようになっ
ている。
次に、入力信号Ａｚ 、 、Ｌｚの両方が１１１”レベ
ルの場合の動作は次のとおりである。この場合、ＰＭＯ
Ｓトランジスタ２０１，２０２は共にオフであり、一方
、ＮＭＯＳトランジスタ２０３，２０４は両方がオンで
ある。したがって、このとき、出力端子２１３からショ
ットキーダイオード２０７゜ＮＭＯＳトランジスタ２０
３，２０４を通ってＮＰＮトランジスタ２０６にペース
電流が流れる。その結果ＮＰＮ トランジスタ２０６は
オンになり、出力端子２１３に結合された負荷の電荷は
ＮＰＮトランジスタ２０６を通して放電され出力は“０
”レベルになる。なお、このとき、ＮＰＮトランジスタ
２０５のベースのまわりの寄生容量に充電され電荷も同
時にＮＨＯ２トランジスタ２０３，２０４を通して放電
されるのでＮＰＮトランジスタ２０５は高速にターン・
オフされる。この回路の特徴はショットキーダイオード
２０７を出力端子２１３とＮＰＮトランジスタ２０５の
ベース間に接続する構成した事により、ＮＭＯＳトラン
ジスタ２０３゜２０４が入力信号Ａｘ、Ａｔの論理積機
能とＮＰＮトランジスタ２０５のペース蓄積電荷の放電
作用を合せ持っていることにある。
ルの場合の動作は次のとおりである。この場合、ＰＭＯ
Ｓトランジスタ２０１，２０２は共にオフであり、一方
、ＮＭＯＳトランジスタ２０３，２０４は両方がオンで
ある。したがって、このとき、出力端子２１３からショ
ットキーダイオード２０７゜ＮＭＯＳトランジスタ２０
３，２０４を通ってＮＰＮトランジスタ２０６にペース
電流が流れる。その結果ＮＰＮ トランジスタ２０６は
オンになり、出力端子２１３に結合された負荷の電荷は
ＮＰＮトランジスタ２０６を通して放電され出力は“０
”レベルになる。なお、このとき、ＮＰＮトランジスタ
２０５のベースのまわりの寄生容量に充電され電荷も同
時にＮＨＯ２トランジスタ２０３，２０４を通して放電
されるのでＮＰＮトランジスタ２０５は高速にターン・
オフされる。この回路の特徴はショットキーダイオード
２０７を出力端子２１３とＮＰＮトランジスタ２０５の
ベース間に接続する構成した事により、ＮＭＯＳトラン
ジスタ２０３゜２０４が入力信号Ａｘ、Ａｔの論理積機
能とＮＰＮトランジスタ２０５のペース蓄積電荷の放電
作用を合せ持っていることにある。
この回路の高速化、低電力化のポイントはＮＰＮトラン
ジスタ２０５のベースまわりの寄生容量を極力小さくす
ることであるが、そのためにはショットキーダイオード
の対基板容量を小さくするのが最も有効である。
ジスタ２０５のベースまわりの寄生容量を極力小さくす
ることであるが、そのためにはショットキーダイオード
の対基板容量を小さくするのが最も有効である。
第３図に本発明を半導体マトリクス回路の一例であるＲ
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）に適
用した場合の一実施例を示す。
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）に適
用した場合の一実施例を示す。
第３図（ａ）において３０１はＸデコーダ。
３０２はＲＯＭセルマトリクス、３０３はＹデコーダ、
３０４はセンスアンプ、３１０はＲＯＭセルである。
３０４はセンスアンプ、３１０はＲＯＭセルである。
第３図（ｂ）にＲＯＭセル３１０の回路図を示す。第３
図（ｂ）において３２０はＮＭＯＳトランジスタ、３２
１はショットキートランジスタ、３２３はロウ（Ｘ）線
、３２４はコラム（Ｙ）線で、ロウ線３２３は第３図（
ａ）のＸデコーダ３０１の出力線、コラム線３２４は第
３図（ａ）のＹデコーダ３０３への入力線に対応する。
図（ｂ）において３２０はＮＭＯＳトランジスタ、３２
１はショットキートランジスタ、３２３はロウ（Ｘ）線
、３２４はコラム（Ｙ）線で、ロウ線３２３は第３図（
ａ）のＸデコーダ３０１の出力線、コラム線３２４は第
３図（ａ）のＹデコーダ３０３への入力線に対応する。
ここでショットキーダイオード３２１のそれぞれのアノ
ードはコラム線３２４に接続され、ＮＭＯＳトランジス
タ３２０のゲートはロウ線３２３に接続され、ＮＨＯ２
トランジスタ３２０のソースは接地電源に接続される。
ードはコラム線３２４に接続され、ＮＭＯＳトランジス
タ３２０のゲートはロウ線３２３に接続され、ＮＨＯ２
トランジスタ３２０のソースは接地電源に接続される。
さらに、ショットキーダイオード３２１のカソードはＮ
ＭＯＳトランジスタ３２０のドレインに接続される。
ＭＯＳトランジスタ３２０のドレインに接続される。
以上の構成における動作を第３図（Ｑ）に示すタイムチ
ャートにより次に説明する。第３図（ｃ）はコラム線３
２４の電圧Ｖｃの波形を示したもので１区間■において
図示しないプリチャージ回路によりコラム線３２４は、
センスアンプ３０４の論理しきい電圧ＶＬＴより高い１
（ＨＩ＋レベルにプリチャージされる。区間■において
ロウ線３２３が“Ｈ”レベルに付勢されると、ＮＭＯＳ
トランジスタ３２０がオンし、コラム線３２４の寄生容
量にプリチャージされた電荷は、ショットキーダイオー
ド３２１． ＮＭＯＳトランジスタ３２０を通して放電
される。ショットキーダイオード３２１の順方向特性は
順方向電圧ＶＦのほぼ定電圧特性であるから、上記した
ディスチャージの結果コラム線３２４の最低電圧は第３
図（Ｑ）に示す如く上記ショットキーダイオード３２１
の順方向電圧ＶＦに保持される。
ャートにより次に説明する。第３図（ｃ）はコラム線３
２４の電圧Ｖｃの波形を示したもので１区間■において
図示しないプリチャージ回路によりコラム線３２４は、
センスアンプ３０４の論理しきい電圧ＶＬＴより高い１
（ＨＩ＋レベルにプリチャージされる。区間■において
ロウ線３２３が“Ｈ”レベルに付勢されると、ＮＭＯＳ
トランジスタ３２０がオンし、コラム線３２４の寄生容
量にプリチャージされた電荷は、ショットキーダイオー
ド３２１． ＮＭＯＳトランジスタ３２０を通して放電
される。ショットキーダイオード３２１の順方向特性は
順方向電圧ＶＦのほぼ定電圧特性であるから、上記した
ディスチャージの結果コラム線３２４の最低電圧は第３
図（Ｑ）に示す如く上記ショットキーダイオード３２１
の順方向電圧ＶＦに保持される。
以上の説明で明らかなように、本実施例ではコラム線の
電圧振幅が抑制されＲＯＭセルマトリクス３２０内で消
費される電力は、減少する。またプリチャージ時のコラ
ム線電圧上昇分が少ないた９・プＩＪ ｆ″′−ジ時間
”短縮８ｔ′・７′″″淳 ｉクルを高速
化することが可能である。 を
第４図に本発明の他の実施例を示す、この回路はバイポ
ーラトランジスタとＣＭＯ８）−ランジスタとを複合し
た複合論理回路の一例となる２人力ＮＡＮＤゲート回路
である。
電圧振幅が抑制されＲＯＭセルマトリクス３２０内で消
費される電力は、減少する。またプリチャージ時のコラ
ム線電圧上昇分が少ないた９・プＩＪ ｆ″′−ジ時間
”短縮８ｔ′・７′″″淳 ｉクルを高速
化することが可能である。 を
第４図に本発明の他の実施例を示す、この回路はバイポ
ーラトランジスタとＣＭＯ８）−ランジスタとを複合し
た複合論理回路の一例となる２人力ＮＡＮＤゲート回路
である。
第４図において、４０１，４０２はＰＭＯ５）−ランジ
スタで、夫々のソース電極は電ｆｌｌＸ Ｖ ｃ ｃに
接続され、ドレイン電極はＮＰＮ）−ランジスタ４０７
のベースに接続されており、ＣＭＯＳトランジスタの２
人力ＮＡＮＤゲート回路に於けるＰＭＯ３トランジスタ
回路と同一回路形式の回路となっている。４０３〜４０
７はＮＭＯＳトランジスタである。ＮＭＯＳトランジス
タ４０３のドレインはアノードがＮＰＮトランジスタ４
０８のベースに接続されてたショットキーダイオード４
１１のカソードに接続され、ソースはＮＭＯＳトランジ
スタ４０４のドレインに接続され、ＮＭＯＳトランジス
タ４０４のソースは接地され、ＮＭＯＳトランジスタ４
０３，４０４は、ＮＰＮトランジスタ４０８がオンかオ
フに切変る際に、ＮＰＮトランジスタ４０８のベース電
荷を放電するベース電荷放電要素を構成する。ＮＭＯＳ
トランジスタ４０５のドレインは出力端子４２３に接続
され、ソースはＮＭＯＳトランジスタ４０６のドレイン
に接続される。ＮＭＯＳトランジスタ４０６のソースは
ＮＰＮ トランジスタ４０９のベースとショットキーダ
イオード４１２のアノードに接続されている。
スタで、夫々のソース電極は電ｆｌｌＸ Ｖ ｃ ｃに
接続され、ドレイン電極はＮＰＮ）−ランジスタ４０７
のベースに接続されており、ＣＭＯＳトランジスタの２
人力ＮＡＮＤゲート回路に於けるＰＭＯ３トランジスタ
回路と同一回路形式の回路となっている。４０３〜４０
７はＮＭＯＳトランジスタである。ＮＭＯＳトランジス
タ４０３のドレインはアノードがＮＰＮトランジスタ４
０８のベースに接続されてたショットキーダイオード４
１１のカソードに接続され、ソースはＮＭＯＳトランジ
スタ４０４のドレインに接続され、ＮＭＯＳトランジス
タ４０４のソースは接地され、ＮＭＯＳトランジスタ４
０３，４０４は、ＮＰＮトランジスタ４０８がオンかオ
フに切変る際に、ＮＰＮトランジスタ４０８のベース電
荷を放電するベース電荷放電要素を構成する。ＮＭＯＳ
トランジスタ４０５のドレインは出力端子４２３に接続
され、ソースはＮＭＯＳトランジスタ４０６のドレイン
に接続される。ＮＭＯＳトランジスタ４０６のソースは
ＮＰＮ トランジスタ４０９のベースとショットキーダ
イオード４１２のアノードに接続されている。
ＮＨＯ２）−ランジスタ４０５，４０６はＣＭＯＳトラ
ンジスタの２人力ＮＡＮＤゲート回路に於けるＮＭＯＳ
トランジスタ回路と同一回路形式の回路となっている。
ンジスタの２人力ＮＡＮＤゲート回路に於けるＮＭＯＳ
トランジスタ回路と同一回路形式の回路となっている。
ショットキーダイオード４１２のカソードはＮＭＯＳト
ランジスタ４０７のドレインに接続されている。
ランジスタ４０７のドレインに接続されている。
ＮＨＯ２）−ランジスタ４０７のソースは接地されてい
る。
る。
ＮＭＯＳトランジスタ４０７は、ＮＰＮトランジスタ４
０９がオンからオフに切変る際に、ＮＰＮトランジスタ
４０９のベース電流を放電するベース電荷放電要素を構
成する。ＮＰＮ）−ランジスタ４０８のコレクタは電源
Ｖｃｃに接続され、エミッタはＮＰＮトランジスタ４０
９のコレクタに接続されて出力端子４２３となる。ＮＰ
Ｎトランジスタ４０９のエミッタは接地されている。
０９がオンからオフに切変る際に、ＮＰＮトランジスタ
４０９のベース電流を放電するベース電荷放電要素を構
成する。ＮＰＮ）−ランジスタ４０８のコレクタは電源
Ｖｃｃに接続され、エミッタはＮＰＮトランジスタ４０
９のコレクタに接続されて出力端子４２３となる。ＮＰ
Ｎトランジスタ４０９のエミッタは接地されている。
また、一方の入力端子４２１にはＰＭＯ８トランジスタ
４０１のゲートとＮＭＯＳトランジスタ４０４゜４０６
のゲートが接続され、他方の入力端子４２２にはＰＭＯ
Ｓトランジスタ４０２のゲートとＮＭＯＳトランジスタ
４０３，４０５のゲートが接続されている。
４０１のゲートとＮＭＯＳトランジスタ４０４゜４０６
のゲートが接続され、他方の入力端子４２２にはＰＭＯ
Ｓトランジスタ４０２のゲートとＮＭＯＳトランジスタ
４０３，４０５のゲートが接続されている。
次に、この回路の動作を説明する。まず、入力信号Ａｔ
、Ａｚの一方、または両方がｕ Ｏ″ルベル場合の動
作は次のとおりである。この場合。
、Ａｚの一方、または両方がｕ Ｏ″ルベル場合の動
作は次のとおりである。この場合。
ＮＨＯ２トランジスタ４０３，４０４の一方、または両
方がオフであり、同様にＮＭＯＳトランジスタ４０５゜
４０６の一方、または両方がオフである。一方、ＰＭＯ
Ｓトランジスタ４０１，４０２の一つまたは両方がオン
である。
方がオフであり、同様にＮＭＯＳトランジスタ４０５゜
４０６の一方、または両方がオフである。一方、ＰＭＯ
Ｓトランジスタ４０１，４０２の一つまたは両方がオン
である。
したがって、このとき、ＮＰＮトランジスタ４０８にベ
ース電流が流れ、ＮＰＮトランジスタ４０８はオンにな
る。その結果出力端子に結合された負荷が充電され、出
力は“１″″レベルなる。
ース電流が流れ、ＮＰＮトランジスタ４０８はオンにな
る。その結果出力端子に結合された負荷が充電され、出
力は“１″″レベルなる。
このとき、ＮＨＯ２トランジスタ４０７はオンになり、
ショットキーダイオード４１２を通してＮＰＮトランジ
スタ４０９のベース回りの蓄積電荷が放電され、ＮＰＮ
トランジスタ４０９は高速にターン・オフする。
ショットキーダイオード４１２を通してＮＰＮトランジ
スタ４０９のベース回りの蓄積電荷が放電され、ＮＰＮ
トランジスタ４０９は高速にターン・オフする。
次に、入力信号ＡＬ 、Ａｘの両方が゛′１″レベルの
場合の動作は次のとおりである。この場合、ＰＭＯＳト
ランジスタ４０１，４０２の両方がオフであり、ＮＨＯ
２トランジスタ４０３〜４０６はすべてオンである。し
たがって、このとき、出力端子４２３からＮＨＯ２トラ
ンジスタ４０５，４０６を通ってＮＰＮ トランジスタ
４０９にベース電流が流れ、ＮＰＮトランジスタ４０９
はオンになる。その結果負荷に充電された電荷はＮＰＮ
トランジスタ４０９を通して放電され、出力は“０”
レベルになる。なお、このとき、ＮＰＮトランジスタ４
０８のベースまわりの寄生容量に充電された電荷も同時
にショットキーダイオード４１、ａＮＭＯＳトランジス
タ４０３，４０４を通して放電されるのでＮＰＮ４０８
は高速にターン・オフする。
場合の動作は次のとおりである。この場合、ＰＭＯＳト
ランジスタ４０１，４０２の両方がオフであり、ＮＨＯ
２トランジスタ４０３〜４０６はすべてオンである。し
たがって、このとき、出力端子４２３からＮＨＯ２トラ
ンジスタ４０５，４０６を通ってＮＰＮ トランジスタ
４０９にベース電流が流れ、ＮＰＮトランジスタ４０９
はオンになる。その結果負荷に充電された電荷はＮＰＮ
トランジスタ４０９を通して放電され、出力は“０”
レベルになる。なお、このとき、ＮＰＮトランジスタ４
０８のベースまわりの寄生容量に充電された電荷も同時
にショットキーダイオード４１、ａＮＭＯＳトランジス
タ４０３，４０４を通して放電されるのでＮＰＮ４０８
は高速にターン・オフする。
なお、本実施例の重量なポイントはＮＰＮトランジスタ
４０８，４０９のベース蓄積電荷放電回路がショットキ
ーダイオードとＭＯＳトランジスタの直列回路で構成さ
れている事である。このため、放電回路のＭＯＳトラン
ジスタがオンになった時、ＮＰＮトランジスタ４０８，
４０９のベース電位は接地電位（ＯＶ）までは下がらず
、接地電位よりもショットキーダイオードの順方向電圧
ＶＦだけ高いレベルになる。したがって、ＮＰＮトラン
ジスタ４０８，４０９がターン・オンを開始するまでの
充電電圧は（ＶＢＥ ＶＦ ）となり。
４０８，４０９のベース蓄積電荷放電回路がショットキ
ーダイオードとＭＯＳトランジスタの直列回路で構成さ
れている事である。このため、放電回路のＭＯＳトラン
ジスタがオンになった時、ＮＰＮトランジスタ４０８，
４０９のベース電位は接地電位（ＯＶ）までは下がらず
、接地電位よりもショットキーダイオードの順方向電圧
ＶＦだけ高いレベルになる。したがって、ＮＰＮトラン
ジスタ４０８，４０９がターン・オンを開始するまでの
充電電圧は（ＶＢＥ ＶＦ ）となり。
例えばＶＦ ＝ ０ 、５ ＶＢＨに設計するとターン
・第ン開始時間を約−に高速化できる利点がある。
・第ン開始時間を約−に高速化できる利点がある。
第５図（ａ）は本発明半導体集積装置のデバイス構造の
一実施例を示す図で、第５図（ｂ）に等価回路を示す。
一実施例を示す図で、第５図（ｂ）に等価回路を示す。
第５図（ｂ）において５０１はショットキーダイオード
、５０２はＮＭＯＳトランジスタで、ショットキーダイ
オード５０１の７ノード端子が入力端子５０３．ＭＯＳ
トランジスタ５０２のソースが出力端子５０４．ゲート
がスイッチング回路の制御端子５０５である。ショット
キーダイオード５０１のカソードとＭｏ８）−ランジス
タ５０２のドレインとが接続されている。かかる等価回
路を実現するデバイス構造の一実施例の断面図を第５図
（ａ）に示す。
、５０２はＮＭＯＳトランジスタで、ショットキーダイ
オード５０１の７ノード端子が入力端子５０３．ＭＯＳ
トランジスタ５０２のソースが出力端子５０４．ゲート
がスイッチング回路の制御端子５０５である。ショット
キーダイオード５０１のカソードとＭｏ８）−ランジス
タ５０２のドレインとが接続されている。かかる等価回
路を実現するデバイス構造の一実施例の断面図を第５図
（ａ）に示す。
第５図（ａ）において５１０はＰ型基板で、Ｐ型頭域を
有する。５２０はフィールド酸化膜。
有する。５２０はフィールド酸化膜。
５２１はＭＯＳトランジスタ５０２のゲート酸化膜、５
２２はゲート、５２３は層間絶縁膜、５２４はソース領
域５３１，５３３に低抵抗接触するアルミ等の第１の主
電極、５２５はソース領域中のＮ−領域５３０にショッ
トキー・バリアが形成される様に接触するアルミ等の第
２の主電極、５３０はＭＯＳトランジスタ５０２のドレ
イン及びショットキーダイオード５０１のカソードを構
成する低不純物濃度分布を有する低不純物濃度領域とな
るＮ−領域、５３１はＭＯＳトランジスタ５０２のソー
スを構成する低い不純物濃度分布を有する低不純物濃度
領域となるＮ−領域で、これら両Ｎ−領域５３０，５３
１はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａ
ｉｎ−ｓｏｕｒｃｅ ）構造を形成する。５３２はドレ
イン領域の抵抗を感じるためのＮ−領域５３０より高い
不純物濃度分布を有する高不純物濃度領域となるＮ十埋
込み拡散層、５３３はソース領域の抵抗を促じるＮ−領
域５３１より高い不純物濃度分布を有する高不純物濃度
領域となるＮ十拡散層である。これら両Ｎ十領域５３２
，５３３は前Ｎ−領域５３０，５３１に対して、例えば
高エネルギーで不純物を打込むことにより形成すること
ができる。入・出力端子５０３，５０４と制御型−極５
０５は第５図（ｂ）に対応する。
２２はゲート、５２３は層間絶縁膜、５２４はソース領
域５３１，５３３に低抵抗接触するアルミ等の第１の主
電極、５２５はソース領域中のＮ−領域５３０にショッ
トキー・バリアが形成される様に接触するアルミ等の第
２の主電極、５３０はＭＯＳトランジスタ５０２のドレ
イン及びショットキーダイオード５０１のカソードを構
成する低不純物濃度分布を有する低不純物濃度領域とな
るＮ−領域、５３１はＭＯＳトランジスタ５０２のソー
スを構成する低い不純物濃度分布を有する低不純物濃度
領域となるＮ−領域で、これら両Ｎ−領域５３０，５３
１はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａ
ｉｎ−ｓｏｕｒｃｅ ）構造を形成する。５３２はドレ
イン領域の抵抗を感じるためのＮ−領域５３０より高い
不純物濃度分布を有する高不純物濃度領域となるＮ十埋
込み拡散層、５３３はソース領域の抵抗を促じるＮ−領
域５３１より高い不純物濃度分布を有する高不純物濃度
領域となるＮ十拡散層である。これら両Ｎ十領域５３２
，５３３は前Ｎ−領域５３０，５３１に対して、例えば
高エネルギーで不純物を打込むことにより形成すること
ができる。入・出力端子５０３，５０４と制御型−極５
０５は第５図（ｂ）に対応する。
以上の構造によれば、ＭｏＳトランジスタ５０２のドレ
インとショットキーダイオード５０１のカソードとは、
同−Ｎ−拡散層５３０を共通になっておりｌＭｏ５トラ
ンジスタ５０２とショットキーダイオード５０１を各々
独立に形成する場合に比し、素子面積、寄生容量を著る
しく減じることができる。なおＮ十埋込み拡散層５３２
は、ショットキーダイオード５０１のカソード抵抗及び
ＭＯＳトランジスタ５０２のドレイン抵抗が問題になら
ない場合は省略することができる。
インとショットキーダイオード５０１のカソードとは、
同−Ｎ−拡散層５３０を共通になっておりｌＭｏ５トラ
ンジスタ５０２とショットキーダイオード５０１を各々
独立に形成する場合に比し、素子面積、寄生容量を著る
しく減じることができる。なおＮ十埋込み拡散層５３２
は、ショットキーダイオード５０１のカソード抵抗及び
ＭＯＳトランジスタ５０２のドレイン抵抗が問題になら
ない場合は省略することができる。
第６図（ａ）は本発明半導体集積装置のデバイス構造の
他の実施例を示す図で、第６図（ｂ）に等価回路を示す
。第６図において第５図と同一符合を付したものは、同
一構成要素を示す。
他の実施例を示す図で、第６図（ｂ）に等価回路を示す
。第６図において第５図と同一符合を付したものは、同
一構成要素を示す。
第６図（ｂ）において５０６はショットキーダイオード
５０１のカソード端子、（またはＭＯＳトランジスタ５
０２のドレイン端子）である。かかる等価回路を実現す
るデバイス構造の一実施例を第６図（ａ）に示す、第６
図（ａ）において５３４はＭｏＳトランジスタ５０２の
ドレイン抵抗を減じるＮ十埋込み拡散層５３２に接続し
、該拡散層と同程度の不純物濃度を有するＮ十拡散層で
、ショットキーダイオード５０１のカソード端子（また
はＭＯＳトランジスタ５０２のドレイン端子）５０６を
引出すための低抵抗層である。
５０１のカソード端子、（またはＭＯＳトランジスタ５
０２のドレイン端子）である。かかる等価回路を実現す
るデバイス構造の一実施例を第６図（ａ）に示す、第６
図（ａ）において５３４はＭｏＳトランジスタ５０２の
ドレイン抵抗を減じるＮ十埋込み拡散層５３２に接続し
、該拡散層と同程度の不純物濃度を有するＮ十拡散層で
、ショットキーダイオード５０１のカソード端子（また
はＭＯＳトランジスタ５０２のドレイン端子）５０６を
引出すための低抵抗層である。
５２６はＮ＋拡散Ｊｉ１５３４に低抵抗接触するアルミ
等の第３の主電極である。Ｎ十拡散層５３４はＭＯＳト
ランジスタ５０２のソース側Ｎ十拡散層５３３ ）ニー
ｑ Ｉ−８’ｔ”８ｊｉｆｆｉｔ ６・
。
等の第３の主電極である。Ｎ十拡散層５３４はＭＯＳト
ランジスタ５０２のソース側Ｎ十拡散層５３３ ）ニー
ｑ Ｉ−８’ｔ”８ｊｉｆｆｉｔ ６・
。
以上の構造によれば、ショットキーダイオード５０１の
カソード及びＭＯＳトランジスタ５０２のドレインに寄
生する容量及び所要面積を、上記それぞれのトランジス
タを独立に形成する場合に比し著るしく低減するという
効果を大きく損うことなく回゛路構成の自由度を増すこ
とができる。
カソード及びＭＯＳトランジスタ５０２のドレインに寄
生する容量及び所要面積を、上記それぞれのトランジス
タを独立に形成する場合に比し著るしく低減するという
効果を大きく損うことなく回゛路構成の自由度を増すこ
とができる。
第７図は本発明の半導体マトリクス回路の更に他の実施
例を示す図で、ダイオードアレイへの適用例を示す。
例を示す図で、ダイオードアレイへの適用例を示す。
第７図（ａ）にダイオードアレイ部の回路構成図を、第
７図（ｂ）にその真理値表を示す。第７図（ａ）におい
て６１０〜６２３はショットキーダイオード６１０〜６
２３．ショットーキダイオード６１０〜６２３と各々直
列に接続されたＮＭＯＳトランジスタ６３０〜６４３と
は第１図、第３図と同様に一方向導通形スイッチング回
路を構成する。６５１，６５２，６５３はロウ線、６６
１〜６７１は他のロウ線となるアドレス線、６７１゜６
７２．６７３はコラム線、６８１，６８２゜６８３はセ
ンスアンプである。
７図（ｂ）にその真理値表を示す。第７図（ａ）におい
て６１０〜６２３はショットキーダイオード６１０〜６
２３．ショットーキダイオード６１０〜６２３と各々直
列に接続されたＮＭＯＳトランジスタ６３０〜６４３と
は第１図、第３図と同様に一方向導通形スイッチング回
路を構成する。６５１，６５２，６５３はロウ線、６６
１〜６７１は他のロウ線となるアドレス線、６７１゜６
７２．６７３はコラム線、６８１，６８２゜６８３はセ
ンスアンプである。
かかる構成のダイオードアレイの動作を次に説明する。
Ｄｉ＋ Ｄｚ、Ｄｓは入力信号、Ａ ｔ ｘ 〜Ａ ｓ
ｓはアドレス信号Ｅ１．Ｅ２．’Ｅ１１は出力信号で
、いま仮に入力信号Ｄｒ及びアドレス信号Ａ ｔ ｘが
Ｈ”レベルになった場合について考える。このときアド
レス信号Ａ１１に接続されたＭＯＳ）−ランジスタロ３
０．６３３がオンし、他のＭＯＳトランジスタはすべて
オフのままである。従って入力信号Ｄ１からショットキ
ートランジスタ６１０ 、６１３゜ＭＯＳトランジスタ
６３０，６３３を介してコラム線６７１及び６７３に電
流が流れ、出力信号Ｅｘｔ Ｅａが１１１ ＃ｌ ニな
り、Ｅ２．は“ｏ″のままである。このようにしてロウ
ｆｉ６５１，６５２゜６５３及びコラム線６７１，６７
２，６７３の交点のうち、アドレス信号によりオンされ
たＭＯＳトランジスタが接続された交点にあるショット
キートランジスタのみを通して電流が流れ、かかる交点
に接続されるコラム線を介する出力信号のみが１”にな
る。入力信号Ｄｌｌ Ｄｚ、Ｄａとアドレス信号Ａ Ｉ
１〜Ａ ｓ ａ、及び出力信号Ｅ１． Ｅｚ。
ｓはアドレス信号Ｅ１．Ｅ２．’Ｅ１１は出力信号で
、いま仮に入力信号Ｄｒ及びアドレス信号Ａ ｔ ｘが
Ｈ”レベルになった場合について考える。このときアド
レス信号Ａ１１に接続されたＭＯＳ）−ランジスタロ３
０．６３３がオンし、他のＭＯＳトランジスタはすべて
オフのままである。従って入力信号Ｄ１からショットキ
ートランジスタ６１０ 、６１３゜ＭＯＳトランジスタ
６３０，６３３を介してコラム線６７１及び６７３に電
流が流れ、出力信号Ｅｘｔ Ｅａが１１１ ＃ｌ ニな
り、Ｅ２．は“ｏ″のままである。このようにしてロウ
ｆｉ６５１，６５２゜６５３及びコラム線６７１，６７
２，６７３の交点のうち、アドレス信号によりオンされ
たＭＯＳトランジスタが接続された交点にあるショット
キートランジスタのみを通して電流が流れ、かかる交点
に接続されるコラム線を介する出力信号のみが１”にな
る。入力信号Ｄｌｌ Ｄｚ、Ｄａとアドレス信号Ａ Ｉ
１〜Ａ ｓ ａ、及び出力信号Ｅ１． Ｅｚ。
Ｅ８との関係を示す真理値表を第７図（ｂ）に示す。入
力信号Ｄｓ、Ｄ！、Ｄａの内に、少なくとも１信号が入
力され、かかる入力信号に対応するアドレス信号のうち
少なくとも１信号が入力される必要がある。２信号以上
同時に入力された場合は真理値表のそれらのＯＲ信号が
出力信号になる。
力信号Ｄｓ、Ｄ！、Ｄａの内に、少なくとも１信号が入
力され、かかる入力信号に対応するアドレス信号のうち
少なくとも１信号が入力される必要がある。２信号以上
同時に入力された場合は真理値表のそれらのＯＲ信号が
出力信号になる。
以上の説明で明らかな如く本実施例によればショットキ
ーダイオードとＭＯＳ）−ランジスタによる一方向性ス
イッチング回路の作用により、可変論理のダイオードア
レイを実現することができる。
ーダイオードとＭＯＳ）−ランジスタによる一方向性ス
イッチング回路の作用により、可変論理のダイオードア
レイを実現することができる。
なお同様の機能を持つ回路は本発明の本質を変えること
なく他の入力信号、アドレス信号、出力信号数あるいは
ＰＭＯ３とショットキーダイオードによるスイッチング
回路でも実現することができる。
なく他の入力信号、アドレス信号、出力信号数あるいは
ＰＭＯ３とショットキーダイオードによるスイッチング
回路でも実現することができる。
以上詳細に説明した如く本発明によれば、一方向導通性
で、かつ電荷蓄積効果がないスイッチング回路が構成で
きるから、高速に動作する論理回路を実現することがで
きる。
で、かつ電荷蓄積効果がないスイッチング回路が構成で
きるから、高速に動作する論理回路を実現することがで
きる。
また本発明によれば、上記したスイッチング素子を、従
来の単体ＭＯＳトランジスタと大差ない素子サイズで実
現できるから、大規模集積回路に高密度に実装できる効
果がある。またかかる小サイズの、スイッチング素子は
寄生容量が小さいから高速動作が要求される回路に適用
できる効果がある。
来の単体ＭＯＳトランジスタと大差ない素子サイズで実
現できるから、大規模集積回路に高密度に実装できる効
果がある。またかかる小サイズの、スイッチング素子は
寄生容量が小さいから高速動作が要求される回路に適用
できる効果がある。
第１図は本発明の一実施例を示す図、第２図から第７図
は本発明の他の実施例を示す図である。 １２０〜１２６・・・ショットキー・バリア・ダイオー
ド、１３０〜１３６・・・ＭＯＳ）−ランジスタ。、・
。
は本発明の他の実施例を示す図である。 １２０〜１２６・・・ショットキー・バリア・ダイオー
ド、１３０〜１３６・・・ＭＯＳ）−ランジスタ。、・
。
Claims (1)
- 【特許請求の範囲】 １、一方導電型の第１の領域、該第１の領域に隣接する
他方導電型の制御領域、該第２の領域に隣接する第２の
領域から構成される電界効果トラジスタと、 一方導電型の第３の領域、該第３の領域に隣接する他方
導電型の第４の領域から構成されるショットキー・バリ
ア・ダイオードと を有するものに於いて、 上記第１の領域及び上記第２の領域のうちの一方が、上
記第３の領域及び上記第４の領域のうち一方に接続され
、 上記第１の領域及び上記第２の領域のうちの他方が、第
１の主電極に接続され、 上記第３の領域及び上記第４の領域のうちの他方が、第
２の主電極に接続され、 上記制御領域が制御電極に接続される ことを特徴とする一方向導通形スイッチング回路。 ２、複数のロウ線と複数のコラム線との任意の交線に一
方向導通形スイッチング回路を配置してなる半導体マト
リクス回路に於いて、 上記一方向導通形スイッチング回路は、 一方導電型の第１の領域、該第１の領域に隣接する他方
導電型の制御領域、該第２の領域に隣接する第２の領域
から構成される電界効果トラジスタと、 一方導電型の第３の領域、該第３の領域に隣接する他方
導電型の第４の領域から構成されるショットキー・バリ
ア・ダイオードと を有するものであつて、 上記第１の領域及び上記第２の領域のうちの一方が、上
記第３の領域及び上記第４の領域のうちの一方に接続さ
れ、 上記第１の領域及び上記第２の領域のうちの他方が、所
定電源に接続され、 上記第３の領域及び上記第４の領域のうちの他方が、上
記コラム線（またはロウ線）の一つに接続され、 上記制御領域が上記ロウ線（またはコラム線）の一つに
接続される ことを特徴とする半導体マトリクス回路。 ３、一方導電型電界効果トランジスタ回路、他方導電型
トランジスタ回路より成る相補型電界効果トランジスタ
論理回路と同一の論理機能を行うバイポーラ・トランジ
スタと相補型電界効果トランジスタとの複合論理回路に
於いて、 ａ）一方導電型のコレクタが第１の電位に、一方導電型
のエミッタが出力に接続される第１のバイポーラ・トラ
ンジスタと、 ｂ）一方導電型のコレクタが上記出力に、一方導電型の
エミッタが第２の電位に接続される第２のバイポーラ・
トランジスタとを有し、ｃ）上記第１のバイポーラ・ト
ランジスタのベース−コレクタ間に、上記相補型電界効
果トランジスタ論理回路中の他方導電型電界効果トラン
ジスタ回路と同一回路形式の第１の電界効果トランジス
タ回路を設け、 ｄ）上記第１のバイポーラ・トランジスタのベースと、
上記第２のバイポーラ・トランジスタのベースとの間に
、上記上記相補型電界効果トランジスタ論理回路中の一
方導電型電界効果トランジスタ回路と同一回路形式の第
２の電界効果トランジスタ回路を設け、 ｅ）上記第１のバイポーラ・トランジスタのベース−エ
ミッタ間に、アノードが上記エミッタに、カソードが上
記ベースに接続されるショットキー・バリア・ダイオー
ドを設け、 ｆ）上記第２のバイポーラ・トランジスタのベース−エ
ミッタ間に、該第２のバイポーラ・トランジスタのオフ
時にベース電荷を放電するベース電荷放電要素を設け、 ｇ）上記第１、２の電界効果トランジスタ回路には、上
記相補型電効果トランジスタ論理回路中の対応する電界
効果トランジスタ回路と同一の入力を印加する ことを特徴とする複合論理回路。 ４、一方導電型電界効果トランジスタ回路、他方導電型
トランジスタ回路より成る相補型電界効果トランジスタ
論理回路と同一の論理機能を行うバイポーラ・トランジ
スタと相補型電界効果トランジスタとの複合論理回路に
於いて、 ａ）一方導電型のコレクタが第１の電位に、一方導電型
のエミッタが出力に接続される第１のバイポーラ・トラ
ンジスタと、 ｂ）一方導電型のコレクタが上記出力に、一方導電型の
エミッタが第２の電位に接続される第２のバイポーラ・
トランジスタとを有し、ｃ）上記第１のバイポーラ・ト
ランジスタのベース−コレクタ間に、上記相補型電界効
果トランジスタ論理回路中の他方導電型電界効果トラン
ジスタ回路と同一回路形式の第１の電界効果トランジス
タ回路を設け、 ｄ）上記第２のバイポーラ・トランジスタのベース−コ
レクタ間に、上記相補型電界効果トランジスタ論理回路
中の一方導電型電界効果トランジスタ回路と同一回路形
式の第２の電界効果トランジスタ回路を設け、 ｅ）上記第１、第２のバイポーラ・トランジスタのベー
スに、ショットキー・バリア・ダイオードを介して上記
第１、第２のバイポーラ・トランジスタのオフ時にベー
ス電荷を放電するベース電荷放電要素を設け、 ｇ）上記第１、２の電界効果トランジスタ回路には、上
記相補型電効果トランジスタ論理回路中の対応する電界
効果トランジスタ回路と同一の入力を印加する ことを特徴とする複合論理回路。 ５、少なくとも一方の主表面を有する半導体基板、上記
一方の主表面の少なくとも一部に設けられる一方導電型
の第１の半導体領域と、 上記第１の半導体領域内に設けられた他方導電型のソー
ス及びドレイン領域とを有し、 上記ソース及びドレイン領域の少なくとも一方は、所望
の不純物濃度分布を有する高不純物濃度領域と、該高不
純物濃度領域より低い不純純濃度分布を有する低不純物
濃度領域とから構成され、上記ソース及びドレイン領域
の間の上記第１の半導体領域の表面上に設けられたゲー
ト酸化膜と、上記ゲート酸化膜上に設けられたゲート電
極と、上記ソース及びドレイン領域の他方に低抵抗接触
する第１の主電極と、 上記ソース及びドレイン領域の一方の上記低不純物濃度
領域にショットキー・バリアが形成される様に接触する
第２の主電極と、 を具備することを特徴とする半導体集積装置。 ６、少なくとも一方の主表面を有する半導体基板、上記
一方の主表面の少なくとも一部に設けられる一方導電型
の第１の半導体領域と、 上記第１の半導体領域内に設けられた他方導電型のソー
ス及びドレイン領域とを有し、 上記ソース及びドレイン領域の少なくとも一方は、所望
の不純物濃度分布を有する高不純物濃度領域と、該高不
純物濃度領域より低い不純純濃度分布を有する低不純物
濃度領域とから構成され、上記ソース及びドレイン領域
の間の上記第１の半導体領域の表面上に設けられたゲー
ト酸化膜と、上記ゲート酸化膜上に設けられたゲート電
極と、上記ソース及びドレイン領域の他方に低抵抗接触
する第１の主電極と、 上記ソース及びドレイン領域の一方の上記低不純物濃度
域にショットキー・バリアが形成される様に接触する第
２の主電極と 上記ソース及びドレイン領域の一方の上記高不純物濃度
領域に低抵抗接触する第３の主電極とを具備することを
特徴とする半導体集積装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189643A JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
| US06/899,399 US4801983A (en) | 1985-08-30 | 1986-08-22 | Schottky diode formed on MOSFET drain |
| DE8686111893T DE3687025T2 (de) | 1985-08-30 | 1986-08-28 | Halbleiterschalter. |
| EP86111893A EP0213608B1 (en) | 1985-08-30 | 1986-08-28 | Semiconductor switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189643A JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251316A true JPS6251316A (ja) | 1987-03-06 |
| JPH0760854B2 JPH0760854B2 (ja) | 1995-06-28 |
Family
ID=16244742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189643A Expired - Lifetime JPH0760854B2 (ja) | 1985-08-30 | 1985-08-30 | 一方向導通形スイツチング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4801983A (ja) |
| EP (1) | EP0213608B1 (ja) |
| JP (1) | JPH0760854B2 (ja) |
| DE (1) | DE3687025T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418154A (en) * | 1987-11-17 | 1995-05-23 | Brown University Research Foundation | Method of preparing elongated seamless capsules containing biological material |
| US5015889A (en) * | 1989-02-23 | 1991-05-14 | Reay Robert L | Schottky enhanced CMOS output circuit |
| US5164802A (en) * | 1991-03-20 | 1992-11-17 | Harris Corporation | Power vdmosfet with schottky on lightly doped drain of lateral driver fet |
| US5258640A (en) * | 1992-09-02 | 1993-11-02 | International Business Machines Corporation | Gate controlled Schottky barrier diode |
| DE69329543T2 (de) * | 1992-12-09 | 2001-05-31 | Compaq Computer Corp | Herstellung eines Feldeffekttransistors mit integrierter Schottky-Klammerungsdiode |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| WO1998057374A1 (de) * | 1997-06-09 | 1998-12-17 | Siemens Aktiengesellschaft | Stromrichter sowie seine verwendung |
| CN100359686C (zh) * | 2004-11-30 | 2008-01-02 | 万代半导体元件（上海）有限公司 | 金属氧化物半导体场效应晶体管和肖特基二极管结合的瘦小外形封装 |
| US7608907B2 (en) | 2005-01-06 | 2009-10-27 | Micrel, Inc. | LDMOS gate controlled schottky diode |
| US7126314B2 (en) * | 2005-02-04 | 2006-10-24 | Micrel, Incorporated | Non-synchronous boost converter including switched schottky diode for true disconnect |
| US7064407B1 (en) | 2005-02-04 | 2006-06-20 | Micrel, Inc. | JFET controlled schottky barrier diode |
| US8258752B2 (en) * | 2009-05-22 | 2012-09-04 | Richpower Microelectronics Corporation | Integrated PMOS transistor and Schottky diode and charging switch circuit employing the integrated device |
| US7943994B2 (en) * | 2009-05-22 | 2011-05-17 | Richtek Technology Corporation, R.O.C. | Integrated PMOS transistor and Schottky diode |
| US9177968B1 (en) | 2014-09-19 | 2015-11-03 | Silanna Semiconductor U.S.A., Inc. | Schottky clamped radio frequency switch |
| KR102415409B1 (ko) * | 2015-09-09 | 2022-07-04 | 에스케이하이닉스 주식회사 | 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이 |
| US11417762B2 (en) | 2019-06-26 | 2022-08-16 | Skyworks Solutions, Inc. | Switch with integrated Schottky barrier contact |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770606A (en) * | 1968-08-27 | 1973-11-06 | Bell Telephone Labor Inc | Schottky barrier diodes as impedance elements and method of making same |
| JPS5142903B1 (ja) * | 1970-02-12 | 1976-11-18 | ||
| DE2007627B2 (de) * | 1970-02-19 | 1973-03-22 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum herstellen einer integrierten halbleiterschaltung |
| US3686644A (en) * | 1971-04-29 | 1972-08-22 | Alton O Christensen | Gated diode memory |
| JPS5932066B2 (ja) * | 1979-07-19 | 1984-08-06 | 富士通株式会社 | スタチック型半導体メモリ−セル |
| GB2070329B (en) * | 1980-01-25 | 1983-10-26 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| US4506341A (en) * | 1982-06-10 | 1985-03-19 | International Business Machines Corporation | Interlaced programmable logic array having shared elements |
| US4577190A (en) * | 1983-04-11 | 1986-03-18 | At&T Bell Laboratories | Programmed logic array with auxiliary pull-up means to increase precharging speed |
-
1985
- 1985-08-30 JP JP60189643A patent/JPH0760854B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-22 US US06/899,399 patent/US4801983A/en not_active Expired - Fee Related
- 1986-08-28 EP EP86111893A patent/EP0213608B1/en not_active Expired
- 1986-08-28 DE DE8686111893T patent/DE3687025T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3687025T2 (de) | 1993-05-19 |
| US4801983A (en) | 1989-01-31 |
| JPH0760854B2 (ja) | 1995-06-28 |
| EP0213608A3 (en) | 1989-08-02 |
| EP0213608A2 (en) | 1987-03-11 |
| DE3687025D1 (de) | 1992-12-03 |
| EP0213608B1 (en) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930006841B1 (ko) | 반도체 집적회로 | |
| US4769561A (en) | Bipolar transistor-field effect transistor composite circuit | |
| JPS6251316A (ja) | 一方向導通形スイツチング回路 | |
| US6100557A (en) | Triple well charge pump | |
| US3995172A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| JP3167720B2 (ja) | ＢｉＣＭＯＳデジタルドライバ回路 | |
| JPS61182244A (ja) | 半導体集積回路装置 | |
| JPH10303311A (ja) | 負電荷ポンプ | |
| US4446536A (en) | Complementary metal oxide semiconductors address drive circuit | |
| US6545892B2 (en) | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout | |
| US4899308A (en) | High density ROM in a CMOS gate array | |
| US7629812B2 (en) | Switching circuits and methods for programmable logic devices | |
| JP2806335B2 (ja) | 論理回路及びこれを用いた半導体集積回路 | |
| US4868628A (en) | CMOS RAM with merged bipolar transistor | |
| JPH1168534A (ja) | 高電圧駆動回路 | |
| US4644189A (en) | Decoder circuit for a static random access memory | |
| JP3652668B2 (ja) | 半導体集積回路 | |
| US7710148B2 (en) | Programmable switch circuit and method, method of manufacture, and devices and systems including the same | |
| KR100345531B1 (ko) | 절연체 상 실리콘 cmos 회로의 기생 바이폴라 트랜지스터 영향 제거 회로 및 영향 제거 방법 | |
| JPS60136095A (ja) | 半導体メモリ | |
| JP2755890B2 (ja) | トランスミッション型論理回路 | |
| JPH0477399B2 (ja) | ||
| JP2907892B2 (ja) | ダイナミック型ｒａｍ | |
| JPH1093024A (ja) | 半導体集積回路装置 | |
| US5389836A (en) | Branch isolation circuit for cascode voltage switch logic |