JPH03201297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03201297A JPH03201297A JP1342041A JP34204189A JPH03201297A JP H03201297 A JPH03201297 A JP H03201297A JP 1342041 A JP1342041 A JP 1342041A JP 34204189 A JP34204189 A JP 34204189A JP H03201297 A JPH03201297 A JP H03201297A
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- JP
- Japan
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- write
- signal
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- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン・ＶＴＲ等の画像信号を取り扱
う装置において、ディジタル信号の画像情報のＩＨデイ
レーラインや時間軸変換に使用する装置に関する。
う装置において、ディジタル信号の画像情報のＩＨデイ
レーラインや時間軸変換に使用する装置に関する。
従来の技術
第２図に、従来の半導体記憶装置を示す。
１はＮビットの書き込み・読み出し記憶装置（以下メモ
リーと呼ぶ〉への入力信号線である。
リーと呼ぶ〉への入力信号線である。
２はＮビットのメモリーの出力信号線である。３は信号
の記憶部であり４のメモリセルがＮ（ピッ）） ｘＭ
（アドレス）個装置された構造となっている。５はメモ
リーの書き込みアドレスを制御する書き込みアドレスポ
インタであり、その出力が６の書き込みアドレス線であ
る６７はメモリーの読み出しアドレスを制御する読み出
しアドレスポインタであり、その出力が８の読み出しア
ドレス線である。１１は書き込みアドレス発生回路であ
り、その出力が９のＭビットの信号線であり、５の書き
込みアドレスポインタに接続されている。
の記憶部であり４のメモリセルがＮ（ピッ）） ｘＭ
（アドレス）個装置された構造となっている。５はメモ
リーの書き込みアドレスを制御する書き込みアドレスポ
インタであり、その出力が６の書き込みアドレス線であ
る６７はメモリーの読み出しアドレスを制御する読み出
しアドレスポインタであり、その出力が８の読み出しア
ドレス線である。１１は書き込みアドレス発生回路であ
り、その出力が９のＭビットの信号線であり、５の書き
込みアドレスポインタに接続されている。
１２は読み出しアドレス発生回路であり、その出力が１
０のＭビットの信号線であり、７の読み出しアドレスポ
インタに接続されている。
０のＭビットの信号線であり、７の読み出しアドレスポ
インタに接続されている。
以下に従来例の動作について説明する。
信号をメモリーに記憶させるには、まず、書き込みアド
レス発生回路■１より、Ｍビットの信号線９のいずれか
に信号を出力する。出力された信号は、アドレスポイン
タ５に入力され、そこから書き込みアドレス線６に書き
込み制御信号が出力されることにより、メモリーの指定
されたアドレスのメモリセルが書き込み可能となる。こ
の状態で、Ｎビットの入力信号線■より信号を入力すれ
ば、メモリセル４に信号を記憶させることができる。
レス発生回路■１より、Ｍビットの信号線９のいずれか
に信号を出力する。出力された信号は、アドレスポイン
タ５に入力され、そこから書き込みアドレス線６に書き
込み制御信号が出力されることにより、メモリーの指定
されたアドレスのメモリセルが書き込み可能となる。こ
の状態で、Ｎビットの入力信号線■より信号を入力すれ
ば、メモリセル４に信号を記憶させることができる。
メモリセル４に記憶させた信号を読み出すには、読み出
しアドレス発生回路１２より、Ｎビットの信号線１０の
いずれかに信号を出力する。出力された信号は、アドレ
スポインタ７に入力され、そこから、読み出しアドレス
線８に読み出し制御信号が出力されることにより、メモ
リーの指定されたアドレスのメモリセルが読み出し可能
となる。この状態で、Ｎビットの出力信号線２より、出
力信号を取り出すことができる。
しアドレス発生回路１２より、Ｎビットの信号線１０の
いずれかに信号を出力する。出力された信号は、アドレ
スポインタ７に入力され、そこから、読み出しアドレス
線８に読み出し制御信号が出力されることにより、メモ
リーの指定されたアドレスのメモリセルが読み出し可能
となる。この状態で、Ｎビットの出力信号線２より、出
力信号を取り出すことができる。
発明が解決しようとする課題
従来例のように、順次アドレス１からＭまでのメモリセ
ルに信号を書き込み、順次アドレス１からＭまでのメモ
リセルからの信号を読み出す半導体集積回路を実現する
と、アドレス発生回路の回路規模が大きく、かつ、アド
レス発生回路からアドレスポインタまでの信号線が多く
なり、半導体集積回路の面積が増大する。
ルに信号を書き込み、順次アドレス１からＭまでのメモ
リセルからの信号を読み出す半導体集積回路を実現する
と、アドレス発生回路の回路規模が大きく、かつ、アド
レス発生回路からアドレスポインタまでの信号線が多く
なり、半導体集積回路の面積が増大する。
課題を解決するための手段
この課題を解決するために、本発明では、遅延回路によ
りアドレスを制御するアドレスポインタを使用して、さ
らに、アドレス発生回路は、アドレスポインタのクロッ
ク信号と書き込み・読み出し開始信号を発生する回路構
成としている。
りアドレスを制御するアドレスポインタを使用して、さ
らに、アドレス発生回路は、アドレスポインタのクロッ
ク信号と書き込み・読み出し開始信号を発生する回路構
成としている。
作用
遅延回路によりアドレスを制御する書き込みアドレスポ
インタおよび読み出しアドレスポインタを使用すること
により、書き込みアドレス発生回路からの出力は、書き
込み開始信号と前記遅延回路のクロックのみとなり、読
み出しアドレス発生回路からの出力は、読み出し開始信
号と前記遅延回路のクロックのみとなり、信号線が削減
される。
インタおよび読み出しアドレスポインタを使用すること
により、書き込みアドレス発生回路からの出力は、書き
込み開始信号と前記遅延回路のクロックのみとなり、読
み出しアドレス発生回路からの出力は、読み出し開始信
号と前記遅延回路のクロックのみとなり、信号線が削減
される。
また、アドレス発生回路においても、出力信号を減らす
ことにより、回路素子数が削減される。
ことにより、回路素子数が削減される。
実施例
第１図に本発明の一実施例を示す。
１３はメモリーへの入力信号線である。１４はメモリー
の出力信号線である。１５〜２２はメモリセルであり、
１３の入力信号線より入力された信号の記憶を行う。２
３〜２６は書き込みアドレスポインタであり、この出力
である２７〜３０の書き込みアドレス線に信号を出力す
ることにより、メモリセル１５〜２２のうち、指定アド
レスが書き込み可能状態となる。３１〜３４は読み出し
アドレスポインタであり、この出力である３５〜３８の
読み出しアドレス線に信号を出力することにより、メモ
リセル１５〜２２のうち、指定アドレスが読み出し可能
状態となる。書き込みアドレスポインタ２３〜２６は、
書き込みクロック線４０より出力されるクロック信号に
より遅延時間を制御される。４２は書き込みアドレス制
御回路であり、書き込み開始信号を信号線３９より出力
し、書き込みクロック信号を信号線４０より出力し、書
き込みアドレス終端信号を信号線４１より受は取る。４
６は読み出しアドレス制御回路であり、読み出し開始信
号を信号線４３を通して出力し、読み出しクロック信号
を信号線４４を通して出力し、読み出しアドレス終端信
号を信号線４５を通して受は取る。読み出しアドレスポ
インタ３１〜３４は、読み出しクロック線４４より出力
されるクロック信号により遅延時間を制御される。
の出力信号線である。１５〜２２はメモリセルであり、
１３の入力信号線より入力された信号の記憶を行う。２
３〜２６は書き込みアドレスポインタであり、この出力
である２７〜３０の書き込みアドレス線に信号を出力す
ることにより、メモリセル１５〜２２のうち、指定アド
レスが書き込み可能状態となる。３１〜３４は読み出し
アドレスポインタであり、この出力である３５〜３８の
読み出しアドレス線に信号を出力することにより、メモ
リセル１５〜２２のうち、指定アドレスが読み出し可能
状態となる。書き込みアドレスポインタ２３〜２６は、
書き込みクロック線４０より出力されるクロック信号に
より遅延時間を制御される。４２は書き込みアドレス制
御回路であり、書き込み開始信号を信号線３９より出力
し、書き込みクロック信号を信号線４０より出力し、書
き込みアドレス終端信号を信号線４１より受は取る。４
６は読み出しアドレス制御回路であり、読み出し開始信
号を信号線４３を通して出力し、読み出しクロック信号
を信号線４４を通して出力し、読み出しアドレス終端信
号を信号線４５を通して受は取る。読み出しアドレスポ
インタ３１〜３４は、読み出しクロック線４４より出力
されるクロック信号により遅延時間を制御される。
以下に、第１図の実施例の回路動作について説明する。
まず、書き込みアドレス制御回路４２で発生した書き込
み開始信号は、信号線３９により、書き込みアドレスポ
インタ２３に入力される。アドレスポインタ２３は受は
取った信号を、書き込みクロック線４０のクロック信号
により与えられたタイミングで、２７の書き込みアドレ
ス線に書き込み制御信号を出力し、１５〜１６のＮ個の
アドレス１のメモリセルを書き込み可能状態とする。こ
れにより１３の信号線より、Ｎビットの信号が書き込み
可能となったＮ個のメモリセルに書き込まれ、記憶され
る。
み開始信号は、信号線３９により、書き込みアドレスポ
インタ２３に入力される。アドレスポインタ２３は受は
取った信号を、書き込みクロック線４０のクロック信号
により与えられたタイミングで、２７の書き込みアドレ
ス線に書き込み制御信号を出力し、１５〜１６のＮ個の
アドレス１のメモリセルを書き込み可能状態とする。こ
れにより１３の信号線より、Ｎビットの信号が書き込み
可能となったＮ個のメモリセルに書き込まれ、記憶され
る。
２７の書き込みアドレス線に出力された書き込み制御信
号は、２４の書き込みアドレスポインタに入力される。
号は、２４の書き込みアドレスポインタに入力される。
アドレスポインタ２４は、受は取った信号を、書き込み
クロック信号により与えられたタイミングで、２８の書
き込みアドレス線に書き込み制御信号を出力し、１７〜
１８のＮ個のアドレス２のメモリセルを書き込み可能状
態とする。以下同様に、１９〜２ｏのアドレスＭ−１の
Ｎ個のメモリセル、さらに、２１〜２２のアドレスＭの
Ｎ個のメモリセルまで、順次、書き込み可能状態が移動
してゆく。
クロック信号により与えられたタイミングで、２８の書
き込みアドレス線に書き込み制御信号を出力し、１７〜
１８のＮ個のアドレス２のメモリセルを書き込み可能状
態とする。以下同様に、１９〜２ｏのアドレスＭ−１の
Ｎ個のメモリセル、さらに、２１〜２２のアドレスＭの
Ｎ個のメモリセルまで、順次、書き込み可能状態が移動
してゆく。
読み出し動作も同様に、まず、１５〜１６のアドレス１
のＮ個のメモリセルが読み出し可能状態になり、１４の
信号線より、読み出し可能となったＮ個のメモリセルに
記憶されたＮビットの信号が出力される。そして、順次
、２１〜２２のアドレスＭのＮ個のメモリセルまで読み
出し可能状態が移動してゆく。
のＮ個のメモリセルが読み出し可能状態になり、１４の
信号線より、読み出し可能となったＮ個のメモリセルに
記憶されたＮビットの信号が出力される。そして、順次
、２１〜２２のアドレスＭのＮ個のメモリセルまで読み
出し可能状態が移動してゆく。
以上の動作により、信号線１３より入力された信号は、
メモリーのアドレス１からアドレスＭまでに順次記憶さ
れる。また、信号線１４がら、メモリーのアドレス１か
らアドレスＭまでに記憶された信号が順次出力される。
メモリーのアドレス１からアドレスＭまでに順次記憶さ
れる。また、信号線１４がら、メモリーのアドレス１か
らアドレスＭまでに記憶された信号が順次出力される。
なお、書き込みと読み出しは、非同期で行なえる。
発明の効果
以上のように、本発明により、アドレスポインタを制御
する信号線の少ない、かつ、アドレス発生回路の素子数
の少ない、半導体記憶装置が実現できる。
する信号線の少ない、かつ、アドレス発生回路の素子数
の少ない、半導体記憶装置が実現できる。
また、本発明の実施例では、書き込み動作と読み出し動
作を非同期で行う動作の説明をしたが、書き込みアドレ
ス制御回路を読み出しアドレス制御回路を一種類のクロ
ックで動作させれば、書き込み動作と読み出し動作を同
期させて行なえる。
作を非同期で行う動作の説明をしたが、書き込みアドレ
ス制御回路を読み出しアドレス制御回路を一種類のクロ
ックで動作させれば、書き込み動作と読み出し動作を同
期させて行なえる。
第１図は、本発明の一実施例における半導体記憶装置の
回路図、第２図は、従来の半導体記憶装置の回路図であ
る。 ２３〜２６・・・・・・書き込みアドレスポインタ、３
１〜３４・・・・・・読み出しアドレスポインタ、４２
・・・・・・書き込みアドレス制御回路、４６・・・・
・・読み出しアドレス制御回路。
回路図、第２図は、従来の半導体記憶装置の回路図であ
る。 ２３〜２６・・・・・・書き込みアドレスポインタ、３
１〜３４・・・・・・読み出しアドレスポインタ、４２
・・・・・・書き込みアドレス制御回路、４６・・・・
・・読み出しアドレス制御回路。
Claims (1)
- 遅延回路によりアドレスを制御する書き込みアドレスポ
インタ及び読み出しアドレスポインタと、前記アドレス
ポインタへの書き込み・読み出し開始信号と前記遅延回
路のクロック信号とを発生するアドレス制御回路を有し
、書き込み・読み出しを非同期で行なえる半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342041A JPH03201297A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342041A JPH03201297A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201297A true JPH03201297A (ja) | 1991-09-03 |
Family
ID=18350708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342041A Pending JPH03201297A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201297A (ja) |
-
1989
- 1989-12-27 JP JP1342041A patent/JPH03201297A/ja active Pending
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