JPS6040033B2 - 陰極線管表示装置 - Google Patents
陰極線管表示装置Info
- Publication number
- JPS6040033B2 JPS6040033B2 JP51139253A JP13925376A JPS6040033B2 JP S6040033 B2 JPS6040033 B2 JP S6040033B2 JP 51139253 A JP51139253 A JP 51139253A JP 13925376 A JP13925376 A JP 13925376A JP S6040033 B2 JPS6040033 B2 JP S6040033B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- section
- signal
- cathode ray
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は、陰極線管表示装置に関し、特にコンピュータ
ーシステムにおける操作者とコンピューターシステムと
の接点をなす重要な装置として広く使用されている図示
表示の内容を変更が出釆るようにした陰極線管表示装置
に関する。
ーシステムにおける操作者とコンピューターシステムと
の接点をなす重要な装置として広く使用されている図示
表示の内容を変更が出釆るようにした陰極線管表示装置
に関する。
一般に陰極線管上にある図形をチラッキなく表示するた
めには４０〜６の副／秒の割合で繰り返し、同一信号を
与える必要があるが、外部から与えられる入力信号は一
度限りである。
めには４０〜６の副／秒の割合で繰り返し、同一信号を
与える必要があるが、外部から与えられる入力信号は一
度限りである。
このため、一度限りの入力を記憶し、繰り返しの出力の
得られる記憶回路が必要である。このため、第１図に示
す如く表示画面をｎｘｍの格子状に電気的に分割し、こ
の格子点に１：１で対応する記憶回路が用意され、格子
点の内容により図形が表示される。この際、ある任意の
一点の内容を表示しようとすれば、記憶回路に割り当て
うれる読出時間は、非常に短い時間となってしまい、た
とえば汎用テレビ受信機の場合には、一列は６３．５仏
Ｓである。この時間内に５１２点／例を表示しようとす
るれば、一点に割り当てられる時庵靴ｂは、ｔｂ＝６３
．坪Ｓ／５１２点＝１２４ｎＳ／点となる。したがって
、記憶回路には、１２４ｎＳ内読み出しが可能な記憶素
子を使用して回路を構成しなければならない。
得られる記憶回路が必要である。このため、第１図に示
す如く表示画面をｎｘｍの格子状に電気的に分割し、こ
の格子点に１：１で対応する記憶回路が用意され、格子
点の内容により図形が表示される。この際、ある任意の
一点の内容を表示しようとすれば、記憶回路に割り当て
うれる読出時間は、非常に短い時間となってしまい、た
とえば汎用テレビ受信機の場合には、一列は６３．５仏
Ｓである。この時間内に５１２点／例を表示しようとす
るれば、一点に割り当てられる時庵靴ｂは、ｔｂ＝６３
．坪Ｓ／５１２点＝１２４ｎＳ／点となる。したがって
、記憶回路には、１２４ｎＳ内読み出しが可能な記憶素
子を使用して回路を構成しなければならない。
このような事は、格子点数に限界を与え、かつ、たとえ
充分高速な記憶素子が存在したとしても、それは非常に
高価なものとなることを意味する。
充分高速な記憶素子が存在したとしても、それは非常に
高価なものとなることを意味する。
本発明の目的は、上記従来の問題点を解決するために、
図形を表示するための記憶回路に該図形を構成する１点
の表示時間より読出時間が長くなる様にするため、記憶
素子を並列接続して画面上の格子点の内容を自由に変更
することができる陰極線管表示装置を提供することにあ
る。
図形を表示するための記憶回路に該図形を構成する１点
の表示時間より読出時間が長くなる様にするため、記憶
素子を並列接続して画面上の格子点の内容を自由に変更
することができる陰極線管表示装置を提供することにあ
る。
次に本発明の実施例について図面を参照して説明する。
第２図は陰極線管表示装置のブロック図を示し、第２図
において、制御部１にはコンピューターシステムとのイ
ンターフェイス部２が接続され、これらの制御器１とイ
ンターフェイス部２とは、鍵盤とのインターフェイス部
３、記憶回路制御部４及び記億読出回路７が接続されて
いる。前記記憶回路制御部４には、託億回路部５および
前記記億読出回路７が接続されている。この記憶謙出回
路７には、信号レベル変換部８が接続され、この信号レ
ベル変換部８にｎ＝２５６点、ｍ＝２４０本の１４イン
チの陰極線管からなる陰極線表示部９が接続されていて
、ｎ＝２５６点は３２×８と見倣されるので、８格子交
点を一単位とする。すなわち、８ビットで２５６点は、
選択され得るが、低位３ビットと高位５ビットに分割す
る。また、記憶回路部５の容量は、２５６×２４０＝６
１４４０ビットである。前記記憶回路制御部４には、記
憶回路５が接続され、この記憶回路５は、タイミング発
生部６および前記記億読出回路７に接続されている。第
３図は要部の詳細説明図を示し、第３図において、記憶
制御部４の信号功替回路４ａには、Ａルートの信号Ａ，
〜Ａ８が供給され、また前記信号切替回路４ａと、記憶
制御部４の選択回路４ｂには１ビット単位または８ビッ
ト単位を変更するビットライト信号（ＢＩＴＷＴ信号）
が供給される。
において、制御部１にはコンピューターシステムとのイ
ンターフェイス部２が接続され、これらの制御器１とイ
ンターフェイス部２とは、鍵盤とのインターフェイス部
３、記憶回路制御部４及び記億読出回路７が接続されて
いる。前記記憶回路制御部４には、託億回路部５および
前記記億読出回路７が接続されている。この記憶謙出回
路７には、信号レベル変換部８が接続され、この信号レ
ベル変換部８にｎ＝２５６点、ｍ＝２４０本の１４イン
チの陰極線管からなる陰極線表示部９が接続されていて
、ｎ＝２５６点は３２×８と見倣されるので、８格子交
点を一単位とする。すなわち、８ビットで２５６点は、
選択され得るが、低位３ビットと高位５ビットに分割す
る。また、記憶回路部５の容量は、２５６×２４０＝６
１４４０ビットである。前記記憶回路制御部４には、記
憶回路５が接続され、この記憶回路５は、タイミング発
生部６および前記記億読出回路７に接続されている。第
３図は要部の詳細説明図を示し、第３図において、記憶
制御部４の信号功替回路４ａには、Ａルートの信号Ａ，
〜Ａ８が供給され、また前記信号切替回路４ａと、記憶
制御部４の選択回路４ｂには１ビット単位または８ビッ
ト単位を変更するビットライト信号（ＢＩＴＷＴ信号）
が供給される。
４ｃは変更すべき点のアドレスを記憶する記憶制御部４
のアドレスレジスタで、このアドレスレジスタ４ｃは前
記記憶回路５に接続され、この記憶回路５には、記憶素
子５ａ〜５ｈが並列接続されている。
のアドレスレジスタで、このアドレスレジスタ４ｃは前
記記憶回路５に接続され、この記憶回路５には、記憶素
子５ａ〜５ｈが並列接続されている。
４ｄは変更すべき内容を記憶する記憶制御部４の記憶回
路で、この記憶回路４ｄは１ビット単位の記憶制御部４
の信号切替回路４ｅに接続され、さらにこの信号切替回
路４ｃは記憶制御部４のデータレジスタ４ｆを介して、
前記記憶回路６に接続されている。
路で、この記憶回路４ｄは１ビット単位の記憶制御部４
の信号切替回路４ｅに接続され、さらにこの信号切替回
路４ｃは記憶制御部４のデータレジスタ４ｆを介して、
前記記憶回路６に接続されている。
また、７ａは前記記憶論出回路７の一部である議出しジ
スタで、この議出しジスタ７ａの信号８〜馬はＢルート
を介して前記信号切替回路４ａに供聯合される。
スタで、この議出しジスタ７ａの信号８〜馬はＢルート
を介して前記信号切替回路４ａに供聯合される。
上記構成の陰極線管表示装置においては、コンピュータ
ーシステムとのインターフェイス部２および鍵盤とのイ
ンターフェイス部３より入力された入力信号は、制御器
１によって制御され、Ａルートを介して記憶回路制御部
４へ供給され記憶回路部５に書き込まれる。
ーシステムとのインターフェイス部２および鍵盤とのイ
ンターフェイス部３より入力された入力信号は、制御器
１によって制御され、Ａルートを介して記憶回路制御部
４へ供給され記憶回路部５に書き込まれる。
この記憶回路部５の出力は、記億読出回路７で読み出さ
れ信号レベル変換部８で陰極線表示部９に適合した信号
レベルに変換され、陰極線表示部９へ送り出される。こ
の場合、記憶読出回路７から陰極線表示部９への信号送
出は、タイミング発生部６のタイミングによって、６の
司／砂の割合で規則正しく実行され、チラッキの殆んど
ない表示画面が得られる。また、記憶論出回路７から記
憶回路制御部４への信号ルートＢも用意されているので
、この記憶回路制御部４で読み出した内容を再び、記憶
回路部５に書き込むことができる。次に第３図を用いて
記憶回路部５の内容を変更する方法について説明する。
れ信号レベル変換部８で陰極線表示部９に適合した信号
レベルに変換され、陰極線表示部９へ送り出される。こ
の場合、記憶読出回路７から陰極線表示部９への信号送
出は、タイミング発生部６のタイミングによって、６の
司／砂の割合で規則正しく実行され、チラッキの殆んど
ない表示画面が得られる。また、記憶論出回路７から記
憶回路制御部４への信号ルートＢも用意されているので
、この記憶回路制御部４で読み出した内容を再び、記憶
回路部５に書き込むことができる。次に第３図を用いて
記憶回路部５の内容を変更する方法について説明する。
記憶回路部５の内容変更は、８ビット単位での変更と、
１ビット単位での変更の２種類があり、第２図の制御部
１によって制御されるビットライト信号で選択される。
まず、最初にビットライト信号が“Ｈ”の場合、すなわ
ち８ビット単位での変更について説明する。Ａルートの
信号Ａ，〜Ａ８は、ビットライト信号が“Ｈ”の場合に
信号切替回路４ａの出力信号となり、ビットライト信号
は、同時に選択回路４ｂにも入力される。この選択回路
４ｂの出力である８本の信号線は、いづれも“Ｈ”とな
り、信号切替回路４ｅの出力信号すなわちＡルートの信
号Ａ，〜んそのものが得られデータレジスタ４ｆに格納
される。また、８ビットの記憶回路部５には、読み出し
、書き込みの制御信号Ｒ／Ｗにより、データレジスタ４
ｆの出力が書き込まれ、そのアドレスはアドレスレジス
ター４ｃの上位１３ビットにより決定される。次にアド
レスレジスタ４ｃの全ビットで指定される記憶回路部５
の内容を、１ビット単位で変更する場合につき説明する
。アドレスレジスタ４ｃには、変更しようとする画面上
の１格子点に対するアドレスが格納されており、アドレ
スレジスタ４ｃの上位１３ビットの出力と制御信号Ｒ／
Ｗにより、記憶回路部５から８ビットのデータを読み出
し、講出しジスタ７ａに格納させる。この講出しジスタ
７ａの出力信号Ｂ〜＆は、Ｂル−トを介して前記信号切
替回路４ａの入力側に供給されており、ビットライト信
号が“Ｌ”となっているので、信号切替回路４ａの出力
信号は、Ｂルート信号が得られる。一方、アドレスレジ
スタ４ｃの下位３ビットの出力信号は、ビットライト信
号とともに選択回路４ｂの入力側に供給されており、ビ
ットライト信号は“Ｌ”であるので、選択回路４ｂの出
力信号のいづれか１本は“Ｌ”となる。選択回路４ｂの
出力信号は、直接および否定回路を介して、１ビット変
更時の変更内容を示す。記憶回路４ｄの出力信号および
信号切替回路４ａの出力信号とともに、信号切替回路４
ｅの入力側に供給されている。信号切替回路４ｅの出力
信号は、選択回路４ｂの“Ｌ”ビットのみ記憶回路４ｄ
の出力となり、他の信号切替回路４ａの出力信号（Ｂル
ート信号）となり、データレジスタ４ｆに格納され、ア
ドレスレジスタ４ｃの上位１３ビットで指定された記憶
回路５へ制御信号Ｒ／Ｗにより書き込まれる。これによ
り、変更しようとする画面上の一格子点が変更される。
このように本発明に係る陰極線管表示装置によれば、記
憶回路部５の変更しようとするアドレスの内容を、まず
８ビット単位で読み出し、変更しようとする８ビット中
の１ビットのみのデータをデータレジスタの内容と変更
し、読み出したアドレスと同一のアドレスに書き込むこ
とにより、陰極線管表示部の格子点の表示時間よりも、
諸出時間の長い記憶素子を記憶回路部を用いながら、格
子点の内容をそれ以外の格子点の内容を変えることなく
、自由に変更する事が出釆る。
１ビット単位での変更の２種類があり、第２図の制御部
１によって制御されるビットライト信号で選択される。
まず、最初にビットライト信号が“Ｈ”の場合、すなわ
ち８ビット単位での変更について説明する。Ａルートの
信号Ａ，〜Ａ８は、ビットライト信号が“Ｈ”の場合に
信号切替回路４ａの出力信号となり、ビットライト信号
は、同時に選択回路４ｂにも入力される。この選択回路
４ｂの出力である８本の信号線は、いづれも“Ｈ”とな
り、信号切替回路４ｅの出力信号すなわちＡルートの信
号Ａ，〜んそのものが得られデータレジスタ４ｆに格納
される。また、８ビットの記憶回路部５には、読み出し
、書き込みの制御信号Ｒ／Ｗにより、データレジスタ４
ｆの出力が書き込まれ、そのアドレスはアドレスレジス
ター４ｃの上位１３ビットにより決定される。次にアド
レスレジスタ４ｃの全ビットで指定される記憶回路部５
の内容を、１ビット単位で変更する場合につき説明する
。アドレスレジスタ４ｃには、変更しようとする画面上
の１格子点に対するアドレスが格納されており、アドレ
スレジスタ４ｃの上位１３ビットの出力と制御信号Ｒ／
Ｗにより、記憶回路部５から８ビットのデータを読み出
し、講出しジスタ７ａに格納させる。この講出しジスタ
７ａの出力信号Ｂ〜＆は、Ｂル−トを介して前記信号切
替回路４ａの入力側に供給されており、ビットライト信
号が“Ｌ”となっているので、信号切替回路４ａの出力
信号は、Ｂルート信号が得られる。一方、アドレスレジ
スタ４ｃの下位３ビットの出力信号は、ビットライト信
号とともに選択回路４ｂの入力側に供給されており、ビ
ットライト信号は“Ｌ”であるので、選択回路４ｂの出
力信号のいづれか１本は“Ｌ”となる。選択回路４ｂの
出力信号は、直接および否定回路を介して、１ビット変
更時の変更内容を示す。記憶回路４ｄの出力信号および
信号切替回路４ａの出力信号とともに、信号切替回路４
ｅの入力側に供給されている。信号切替回路４ｅの出力
信号は、選択回路４ｂの“Ｌ”ビットのみ記憶回路４ｄ
の出力となり、他の信号切替回路４ａの出力信号（Ｂル
ート信号）となり、データレジスタ４ｆに格納され、ア
ドレスレジスタ４ｃの上位１３ビットで指定された記憶
回路５へ制御信号Ｒ／Ｗにより書き込まれる。これによ
り、変更しようとする画面上の一格子点が変更される。
このように本発明に係る陰極線管表示装置によれば、記
憶回路部５の変更しようとするアドレスの内容を、まず
８ビット単位で読み出し、変更しようとする８ビット中
の１ビットのみのデータをデータレジスタの内容と変更
し、読み出したアドレスと同一のアドレスに書き込むこ
とにより、陰極線管表示部の格子点の表示時間よりも、
諸出時間の長い記憶素子を記憶回路部を用いながら、格
子点の内容をそれ以外の格子点の内容を変えることなく
、自由に変更する事が出釆る。
また、記憶回路部５には、記憶素子５ａ〜５ｈが、並列
接続されているので、読出時間は８×１２４ｎＳ＝９９
かＳとなる。このため、記憶回路部７からの読出時間は
前述の従釆の１２４旭／点に比較して時間的に余裕がで
きる。なお、本発明は、上記実施例に限定されるもので
はなく、本発明は格子点数、回路構成の如何にかかわら
ず成立することは勿論である。本発明は以上説明したよ
うに、記憶回路部の記憶素子例を並列接続して格子点数
を制限することなく、任意に１点の内容を変更すること
が出来、安価で高能率であるなどの効果を有する。
接続されているので、読出時間は８×１２４ｎＳ＝９９
かＳとなる。このため、記憶回路部７からの読出時間は
前述の従釆の１２４旭／点に比較して時間的に余裕がで
きる。なお、本発明は、上記実施例に限定されるもので
はなく、本発明は格子点数、回路構成の如何にかかわら
ず成立することは勿論である。本発明は以上説明したよ
うに、記憶回路部の記憶素子例を並列接続して格子点数
を制限することなく、任意に１点の内容を変更すること
が出来、安価で高能率であるなどの効果を有する。
第１図は陰極線管の表示画面を格子状に電気的分割した
説明図、第２図は本発明に係る陰極線管表示装置の一実
施例を示すブロック図、第３図は第２図における要部の
詳細説明図である。 １……制御部、２，３……インターフェイス部、４・・
・・・・記憶制御部、４ａ・・・・・・信号切替回路、
４ｂ・・・・・・選択回路、４ｃ・・・・・・アド・レ
スレジスタ、４ｄ・・・・・・記憶回路、４ｅ・・・・
・・信号切替回路、４ｆ・・・・・・データレジスタ、
５・・…・記憶回路部、５ａ〜５ｈ・・・・・・記憶素
子、６・・・・・・タイミング発生部、７・・・・・・
記億読出回路部、８・・・・・・レベル変換部、９・・
・・・・陰極線表示部。 第１図 第２図 第３図
説明図、第２図は本発明に係る陰極線管表示装置の一実
施例を示すブロック図、第３図は第２図における要部の
詳細説明図である。 １……制御部、２，３……インターフェイス部、４・・
・・・・記憶制御部、４ａ・・・・・・信号切替回路、
４ｂ・・・・・・選択回路、４ｃ・・・・・・アド・レ
スレジスタ、４ｄ・・・・・・記憶回路、４ｅ・・・・
・・信号切替回路、４ｆ・・・・・・データレジスタ、
５・・…・記憶回路部、５ａ〜５ｈ・・・・・・記憶素
子、６・・・・・・タイミング発生部、７・・・・・・
記億読出回路部、８・・・・・・レベル変換部、９・・
・・・・陰極線表示部。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 外部機器インターフエイス部からの入力信号が制御
部で制御され供給される記憶回路制御部と、この記憶回
路制御部の出力信号が書き込まれ、しかも陰極線表示部
の格子点に対し１：１で対応する記憶回路部と、この記
憶回路部の出力信号が読み出され前記記憶回路制御部に
供給される記憶読出回路と、この記憶読出回路からの出
力信号が供給され、しかも画面は電気的にｎ×ｍの格子
状に分割され、この格子点の内容により図形を表示する
前記陰極表示部を有し、 前記記憶回路制御部は： 前記記憶読出回路の出力のうちの変更したい格子点の
内容およびアドレスを記憶するデータレジスタおよびア
ドレスレジスタと、 前記格子点データの変更を表わす
制御信号発生手段と、 前記入力信号および記憶読出し
回路からの出力信号を受け前記制御信号に応答して前記
入力信号または前記記憶読出し回路からの信号を出力す
る切替回路と、 前記制御信号に応答して前記切替回路
から与えられる信号のうちの前記変更アドレスに対応す
る信号を前記データレジスタ内に格納されているデータ
と変更する手段とから構成されたことを特徴とする陰極
線管表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139253A JPS6040033B2 (ja) | 1976-11-18 | 1976-11-18 | 陰極線管表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139253A JPS6040033B2 (ja) | 1976-11-18 | 1976-11-18 | 陰極線管表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363819A JPS5363819A (en) | 1978-06-07 |
| JPS6040033B2 true JPS6040033B2 (ja) | 1985-09-09 |
Family
ID=15240994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51139253A Expired JPS6040033B2 (ja) | 1976-11-18 | 1976-11-18 | 陰極線管表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040033B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810135U (ja) * | 1981-07-13 | 1983-01-22 | 横河電機株式会社 | 図形表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918534A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS50120921A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst |
-
1976
- 1976-11-18 JP JP51139253A patent/JPS6040033B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918534A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS50120921A (ja) * | 1974-03-11 | 1975-09-22 | ||
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5363819A (en) | 1978-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742344A (en) | Digital display system with refresh memory for storing character and field attribute data | |
| JPS5937512B2 (ja) | ラスタ−表示装置 | |
| JPS592905B2 (ja) | デイスプレイ装置 | |
| JPS5823373A (ja) | 画像メモリ装置 | |
| JPS6040033B2 (ja) | 陰極線管表示装置 | |
| JPS6332392B2 (ja) | ||
| US5633656A (en) | Controlling apparatus for display of an on-screen menu in a display device | |
| JPS5851269B2 (ja) | デイスプレイ装置 | |
| JPH0322999B2 (ja) | ||
| JPS632117B2 (ja) | ||
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JPS61219082A (ja) | 表示制御装置 | |
| JPS60251431A (ja) | メモリ表示装置 | |
| JPH0126073B2 (ja) | ||
| JPS58102982A (ja) | 画像表示装置 | |
| JPH043874B2 (ja) | ||
| JPS60225888A (ja) | ラスタスキヤン型図形表示装置 | |
| JPS61174591A (ja) | グラフイツクデイスプレイ装置 | |
| JPS6073676A (ja) | メモリアクセス方式 | |
| JPH083700B2 (ja) | カラ−表示画面の切替方式 | |
| JPH03288194A (ja) | カーソル記憶制御回路 | |
| JPS5995589A (ja) | Ｃｒｔ表示装置 | |
| JPH0711916B2 (ja) | デユアルポ−ト半導体メモリ | |
| JPS63235985A (ja) | 文字パタ−ン発生装置 | |
| JPS60178484A (ja) | 表示装置 |