JPH06112217A - 半導体装置とその作製方法 - Google Patents
半導体装置とその作製方法Info
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- JPH06112217A JPH06112217A JP4358054A JP35805492A JPH06112217A JP H06112217 A JPH06112217 A JP H06112217A JP 4358054 A JP4358054 A JP 4358054A JP 35805492 A JP35805492 A JP 35805492A JP H06112217 A JPH06112217 A JP H06112217A
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Abstract
(57)【要約】 （修正有）
【目的】 素子の周囲に形成されたｎ型およびｐ型導電
型をもつ縦に形成された領域によって、半導体装置とウ
ェル領域との間の寄生容量を小さくする。 【構成】 ｎ型およびｐ型導電型をもつ縦に積層された
領域５０または７４が、バイポーラ・トランジスタ４８
および電界効果トランジスタ７２の周囲に形成されて、
半導体装置と周囲のウェル領域との間の寄生容量を小さ
くする。反対のバイアスのもとでは、縦に積層された領
域５０または７４の一部が充分に空乏化されて、それに
より半導体装置とウェル領域との間の寄生容量を小さく
する。
型をもつ縦に形成された領域によって、半導体装置とウ
ェル領域との間の寄生容量を小さくする。 【構成】 ｎ型およびｐ型導電型をもつ縦に積層された
領域５０または７４が、バイポーラ・トランジスタ４８
および電界効果トランジスタ７２の周囲に形成されて、
半導体装置と周囲のウェル領域との間の寄生容量を小さ
くする。反対のバイアスのもとでは、縦に積層された領
域５０または７４の一部が充分に空乏化されて、それに
より半導体装置とウェル領域との間の寄生容量を小さく
する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体装置に
関する。さらに詳しくは寄生容量が減じられた半導体装
置とその作製方法とに関する。
関する。さらに詳しくは寄生容量が減じられた半導体装
置とその作製方法とに関する。
【０００２】
【従来の技術】半導体業界は、より性能が高く集積密度
の高い集積回路を製造するために常に努力を続けてい
る。従来、半導体産業は、半導体装置の回路サイズを小
さくすることにより、性能と集積密度の要件の両方を同
時に満たしていた。しかし、半導体装置の回路サイズが
小さくなるにつれて、装置の回路サイズを小さくするこ
とにより通常得られる集積回路の性能上の利点は期待さ
れるよりも小さくなっている。これは、装置の寸法が小
さくなるにつれて、寄生容量などの他の効果が無視でき
ないほどになり、装置の回路サイズを小さくすることに
よる集積回路の性能の向上が寄生容量により制限される
ために起こる。
の高い集積回路を製造するために常に努力を続けてい
る。従来、半導体産業は、半導体装置の回路サイズを小
さくすることにより、性能と集積密度の要件の両方を同
時に満たしていた。しかし、半導体装置の回路サイズが
小さくなるにつれて、装置の回路サイズを小さくするこ
とにより通常得られる集積回路の性能上の利点は期待さ
れるよりも小さくなっている。これは、装置の寸法が小
さくなるにつれて、寄生容量などの他の効果が無視でき
ないほどになり、装置の回路サイズを小さくすることに
よる集積回路の性能の向上が寄生容量により制限される
ために起こる。
【０００３】
【発明が解決しようとする課題】そのために、性能が改
善された集積回路を実現するには半導体装置に伴う寄生
容量を最小限に抑えなければならない。従って寄生容量
を減じた半導体装置に対する必要性が生まれる。
善された集積回路を実現するには半導体装置に伴う寄生
容量を最小限に抑えなければならない。従って寄生容量
を減じた半導体装置に対する必要性が生まれる。
【０００４】
【課題を解決するための手段】既存の半導体装置に伴う
前述の問題点は、本発明により克服される。本発明のあ
る実施例において、集積回路が形成される。この集積回
路は、その中に半導体装置が形成されている基板を有す
る。本集積回路は、半導体装置から横にずれている（la
terally offset）被ドーピング領域を基板内に有する。
本集積回路には、半導体装置と被ドーピング領域との間
にある、交互の導電型をもつ縦に積層された領域が基板
内に少なくとも３個形成されている。
前述の問題点は、本発明により克服される。本発明のあ
る実施例において、集積回路が形成される。この集積回
路は、その中に半導体装置が形成されている基板を有す
る。本集積回路は、半導体装置から横にずれている（la
terally offset）被ドーピング領域を基板内に有する。
本集積回路には、半導体装置と被ドーピング領域との間
にある、交互の導電型をもつ縦に積層された領域が基板
内に少なくとも３個形成されている。
【０００５】これらおよびその他の特徴と利点とは、以
下の詳細な説明と添付の図面とからさらに明確に理解さ
れよう。しかしながら図面は必ずしも同一尺度で描かれ
ているわけではないこと、また特に本明細書中に図示さ
れていない本発明の他の実施例が存在すること、を指摘
しておく。
下の詳細な説明と添付の図面とからさらに明確に理解さ
れよう。しかしながら図面は必ずしも同一尺度で描かれ
ているわけではないこと、また特に本明細書中に図示さ
れていない本発明の他の実施例が存在すること、を指摘
しておく。
【０００６】
【実施例】図１ないし図７は、半導体装置が形成される
本発明の一実施例による処理段階の断面図である。図１
には、シリコン基板１２と、第１埋込層１４と、第２埋
込層１６とにより構成される集積回路構造の部分１０が
示される。シリコン基板１２は、ｐ型導電型をもち、ホ
ウ素で低濃度にドーピングされていることが好ましい。
第１埋込層１４と第２埋込層１６とは、イオン注入また
は拡散などの従来のドーピング法を用いて形成される。
好適な実施例においては、第１埋込層１４はｎ型導電型
で、ヒ素でドーピングされており、第２埋込層１６は、
第１埋込層１４とは横にずれていて、ｐ型導電型をもち
ホウ素でドーピングされている。
本発明の一実施例による処理段階の断面図である。図１
には、シリコン基板１２と、第１埋込層１４と、第２埋
込層１６とにより構成される集積回路構造の部分１０が
示される。シリコン基板１２は、ｐ型導電型をもち、ホ
ウ素で低濃度にドーピングされていることが好ましい。
第１埋込層１４と第２埋込層１６とは、イオン注入また
は拡散などの従来のドーピング法を用いて形成される。
好適な実施例においては、第１埋込層１４はｎ型導電型
で、ヒ素でドーピングされており、第２埋込層１６は、
第１埋込層１４とは横にずれていて、ｐ型導電型をもち
ホウ素でドーピングされている。
【０００７】次に従来の処理技術を用いて、シリコンの
エピタキシャル層がシリコン基板１２上にデポジション
される。エピタキシャルのデポジション処理中に、図２
に示されるように、第１埋込層１４と第２埋込層１６と
の間にｎ型導電型を有する被ドーピング領域２０が形成
される。この領域が形成されるのは、第１埋込層内にあ
るドーピング剤のあるものがエピタキシャル・シリコン
のデポジション処理中に揮発性をもち、第１埋込層の周
囲の領域をドーピングするためである。これが起こるメ
カニズムは、自己ドーピングとして知られている。被ド
ーピング領域２０は、低濃度にドーピングされており、
第１埋込層１４よりも低いドーピング濃度を有する。あ
るいは、被ドーピング領域２０を、シリコンのエピタキ
シャル層をデポジションする前に従来のイオン注入法に
より形成してもよい。シリコンのエピタキシャル層は付
着後に、従来のドーピング法によりドーピングされる。
これによって、シリコン基板１２上に被ドーピング領域
１８が形成される。被ドーピング領域１８はｐ型導電型
を有し、好ましくはホウ素による低濃度のドーピングが
施されている。あるいは、被ドーピング領域１８を、原
位置ドーピング（insitu-doped）エピタキシャル・シリ
コンデポジション法を用いて形成してもよい。図２には
示されていないが、第１埋込層１４と第２埋込層１６と
は、ドーピング剤の拡散に起因して、付着されたエピタ
キシャル層内に延在してもよい。
エピタキシャル層がシリコン基板１２上にデポジション
される。エピタキシャルのデポジション処理中に、図２
に示されるように、第１埋込層１４と第２埋込層１６と
の間にｎ型導電型を有する被ドーピング領域２０が形成
される。この領域が形成されるのは、第１埋込層内にあ
るドーピング剤のあるものがエピタキシャル・シリコン
のデポジション処理中に揮発性をもち、第１埋込層の周
囲の領域をドーピングするためである。これが起こるメ
カニズムは、自己ドーピングとして知られている。被ド
ーピング領域２０は、低濃度にドーピングされており、
第１埋込層１４よりも低いドーピング濃度を有する。あ
るいは、被ドーピング領域２０を、シリコンのエピタキ
シャル層をデポジションする前に従来のイオン注入法に
より形成してもよい。シリコンのエピタキシャル層は付
着後に、従来のドーピング法によりドーピングされる。
これによって、シリコン基板１２上に被ドーピング領域
１８が形成される。被ドーピング領域１８はｐ型導電型
を有し、好ましくはホウ素による低濃度のドーピングが
施されている。あるいは、被ドーピング領域１８を、原
位置ドーピング（insitu-doped）エピタキシャル・シリ
コンデポジション法を用いて形成してもよい。図２には
示されていないが、第１埋込層１４と第２埋込層１６と
は、ドーピング剤の拡散に起因して、付着されたエピタ
キシャル層内に延在してもよい。
【０００８】次に、従来のドーピング法を用いて、ウェ
ル領域２２が被ドーピング領域１８の部分内に形成され
る。ウェル領域２２もまた、図３に示されるように第１
埋込層１４とは横にずれている。ウェル領域２２はｐ型
導電型を有し、好ましくはホウ素でドーピングされてい
る。つぎにＬＯＣＯＳなどの従来の分離法を用いてフィ
ールド分離２４を形成する。
ル領域２２が被ドーピング領域１８の部分内に形成され
る。ウェル領域２２もまた、図３に示されるように第１
埋込層１４とは横にずれている。ウェル領域２２はｐ型
導電型を有し、好ましくはホウ素でドーピングされてい
る。つぎにＬＯＣＯＳなどの従来の分離法を用いてフィ
ールド分離２４を形成する。
【０００９】フィールド分離２４の形成後、引続きｎ型
導電型のコレクタ接触領域２６の形成が行われる。コレ
クタ接触領域２６は、図４に示されるように、被ドーピ
ング領域１８を貫通し、第１埋込層１４と電気的に結合
している。好適実施例においては、コレクタ接触領域２
６は、第１埋込層１４の全周上に配置される。コレクタ
接触領域２６は、従来のドーピング法を用いて形成さ
れ、好ましくはリンでドーピングされる。
導電型のコレクタ接触領域２６の形成が行われる。コレ
クタ接触領域２６は、図４に示されるように、被ドーピ
ング領域１８を貫通し、第１埋込層１４と電気的に結合
している。好適実施例においては、コレクタ接触領域２
６は、第１埋込層１４の全周上に配置される。コレクタ
接触領域２６は、従来のドーピング法を用いて形成さ
れ、好ましくはリンでドーピングされる。
【００１０】次に、外部ベース領域（extrinsic base r
egion ）２８が、図５に示されるようにシリコン基板１
２上に部分的に形成される。外部ベース領域２８は、従
来のバイポーラ処理法を用いて形成され、ｐ型多結晶シ
リコンと二酸化シリコンとの積層であることが好まし
い。好適な実施例においては、ｐ型多結晶シリコンから
のドーピング剤がその下の被ドーピング領域１８の部分
内に拡散して、外部ベース・リンク２９を形成する。
egion ）２８が、図５に示されるようにシリコン基板１
２上に部分的に形成される。外部ベース領域２８は、従
来のバイポーラ処理法を用いて形成され、ｐ型多結晶シ
リコンと二酸化シリコンとの積層であることが好まし
い。好適な実施例においては、ｐ型多結晶シリコンから
のドーピング剤がその下の被ドーピング領域１８の部分
内に拡散して、外部ベース・リンク２９を形成する。
【００１１】引続き外部ベース領域２８のサイドウォー
ルに隣接する絶縁性サイドウォールスペーサ３０が形成
される。絶縁性サイドウォールスペーサ３０は、従来の
サイドウォールスペーサ形成法を用いて形成される。次
に、従来のドーピング法を用いて、内部ベース領域（in
trinsic base region ）３２とコレクタ領域３４とが被
ドーピング領域１８の部分内に形成される。あるいは、
サイドウォールスペーサ３０の形成前に、内部ベース領
域３２とコレクタ領域３４とを形成してもよい。内部ベ
ース領域３２はｐ型導電型を有し、好ましくはホウ素で
ドーピングされている。図６に示されているように、コ
レクタ領域３４はｎ型導電型を有し、好ましくはリンで
ドーピングされている。コレクタ領域３４の上面３６
は、ベース領域３２と境を接し、コレクタ領域３４の底
面３８は、第１埋込層１４と境を接する。
ルに隣接する絶縁性サイドウォールスペーサ３０が形成
される。絶縁性サイドウォールスペーサ３０は、従来の
サイドウォールスペーサ形成法を用いて形成される。次
に、従来のドーピング法を用いて、内部ベース領域（in
trinsic base region ）３２とコレクタ領域３４とが被
ドーピング領域１８の部分内に形成される。あるいは、
サイドウォールスペーサ３０の形成前に、内部ベース領
域３２とコレクタ領域３４とを形成してもよい。内部ベ
ース領域３２はｐ型導電型を有し、好ましくはホウ素で
ドーピングされている。図６に示されているように、コ
レクタ領域３４はｎ型導電型を有し、好ましくはリンで
ドーピングされている。コレクタ領域３４の上面３６
は、ベース領域３２と境を接し、コレクタ領域３４の底
面３８は、第１埋込層１４と境を接する。
【００１２】次に、従来のドーピング法を用いて、オプ
ションの抵抗４０が被ドーピング領域１８の部分内に形
成される。抵抗４０は、被ドーピング領域２０の部分の
上に配置され、第１端子４２と第２端子４４とを有す
る。第２端子４４は、図７に示されるようにコレクタコ
ンタクト領域２６の上部４５と密接に接触している。上
部４５のドーピング濃度は従来のイオン注入法を用いて
上げられ、第２端子４４のコレクタコンタクト領域２６
の上部４５に対する密接な接触を図る。上部４５は、抵
抗４０の形成に先立ちイオン注入されていることが好ま
しく、コレクタコンタクト領域２６を越えて延在しても
構わない。抵抗４０はｎ型導電型を有し、好ましくはヒ
素でドーピングされている。あるいは、抵抗４０を、被
ドーピング領域１８の部分上のｎ型多結晶シリコン層内
に形成してもよい。当然ｐｎｐバイポーラ・トランジス
タでは、抵抗はｐ型導電型を有することになる。次に従
来のバイポーラ処理法を用いて、エミッタ領域４６が形
成される。エミッタ領域４６はｎ型導電型を有し、好ま
しくは多結晶シリコンである。図７に示されるように、
その結果得られるｎｐｎバイポーラ・トランジスタ４８
は、ウェル領域２２と第２埋込層１６とからは、横方向
にずれている。さらに、交互の導電型を持つ３つの縦に
積層された領域５０は、バイポーラ・トランジスタ４８
と、ウェル領域２２および第２埋込層１６との間に配置
されている。縦に積層された領域５０は、バイポーラ・
トランジスタ４８の寄生容量を小さくする効果がある。
好適な実施例においては、縦に積層された領域５０は、
バイポーラ・トランジスタ４８を囲むように形成され
る。
ションの抵抗４０が被ドーピング領域１８の部分内に形
成される。抵抗４０は、被ドーピング領域２０の部分の
上に配置され、第１端子４２と第２端子４４とを有す
る。第２端子４４は、図７に示されるようにコレクタコ
ンタクト領域２６の上部４５と密接に接触している。上
部４５のドーピング濃度は従来のイオン注入法を用いて
上げられ、第２端子４４のコレクタコンタクト領域２６
の上部４５に対する密接な接触を図る。上部４５は、抵
抗４０の形成に先立ちイオン注入されていることが好ま
しく、コレクタコンタクト領域２６を越えて延在しても
構わない。抵抗４０はｎ型導電型を有し、好ましくはヒ
素でドーピングされている。あるいは、抵抗４０を、被
ドーピング領域１８の部分上のｎ型多結晶シリコン層内
に形成してもよい。当然ｐｎｐバイポーラ・トランジス
タでは、抵抗はｐ型導電型を有することになる。次に従
来のバイポーラ処理法を用いて、エミッタ領域４６が形
成される。エミッタ領域４６はｎ型導電型を有し、好ま
しくは多結晶シリコンである。図７に示されるように、
その結果得られるｎｐｎバイポーラ・トランジスタ４８
は、ウェル領域２２と第２埋込層１６とからは、横方向
にずれている。さらに、交互の導電型を持つ３つの縦に
積層された領域５０は、バイポーラ・トランジスタ４８
と、ウェル領域２２および第２埋込層１６との間に配置
されている。縦に積層された領域５０は、バイポーラ・
トランジスタ４８の寄生容量を小さくする効果がある。
好適な実施例においては、縦に積層された領域５０は、
バイポーラ・トランジスタ４８を囲むように形成され
る。
【００１３】同様に、交互の導電型を持つ縦に積層され
た領域は、他の半導体装置においても寄生容量も小さく
するために用いることができる。図８には、図７のシリ
コン基板１２に類似のシリコン基板６２と、図７の第１
埋込層１４に類似の第１ウェル領域６４と、図７の第２
埋込層１６に類似の第２ウェル領域６６と、図７の被ド
ーピング領域２０に類似の被ドーピング領域６８と、図
７のフィールド分離２４に類似のフィールド分離７０
と、図７のバイポーラ・トランジスタ４８に類似の電界
効果トランジスタ７２と、図７の縦に積層された領域５
０に類似の縦に積層された領域７４とから構成される集
積回路構造の部分６０が示される。第１ウェル領域６４
と第２ウェル領域６６とは、図７の第１埋込層１４と第
２埋込層１６とを形成するために用いられたのと同様の
従来のドーピング法を用いて形成される。しかし、被ド
ーピング領域２０は、前述の自己ドーピング・メカニズ
ムにより形成されることが好ましいが、被ドーピング領
域６８は、従来のイオン注入法により形成されることが
好ましい。被ドーピング領域６８が、基板６２の表面下
に適切な深さになるようなイオン注入エネルギが選択さ
れ、交互の導電型を持つ３つの縦に積層された領域７４
が形成される。図７の縦に積層された領域５０とは対照
的に、ドーピング領域６８上の導電領域は、エピタキシ
ャル層の一部ではなく、基板６２の一部であるので、基
板６２と同じ導電型を有する。さらに、被ドーピング領
域６８のドーピング濃度が、第１ウェル領域６４または
第２ウェル領域６６のいずれかのドーピング濃度よりも
はるかに低くなるように、注入量が選択される。そのた
め被ドーピング領域６８は、マスキング段階を追加的に
用いることなく、ウェル領域の形成前または後に形成し
てもよい。これは、被ドーピング領域６８のドーピング
濃度が、いずれのウェル領域のドーピング・プロフィル
にも有害な影響を与えないからである。さらに、注入処
理により、被ドーピング領域６８は、両方のウェル領域
と自己整合される。第１ウェル領域６４，第２ウェル領
域６６および被ドーピング領域６８が形成された後で、
ＬＯＣＯＳなどの従来の分離法を用いて、フィールド分
離７０が形成される。次に従来の処理法を用いて、電界
効果トランジスタ７２が形成される。
た領域は、他の半導体装置においても寄生容量も小さく
するために用いることができる。図８には、図７のシリ
コン基板１２に類似のシリコン基板６２と、図７の第１
埋込層１４に類似の第１ウェル領域６４と、図７の第２
埋込層１６に類似の第２ウェル領域６６と、図７の被ド
ーピング領域２０に類似の被ドーピング領域６８と、図
７のフィールド分離２４に類似のフィールド分離７０
と、図７のバイポーラ・トランジスタ４８に類似の電界
効果トランジスタ７２と、図７の縦に積層された領域５
０に類似の縦に積層された領域７４とから構成される集
積回路構造の部分６０が示される。第１ウェル領域６４
と第２ウェル領域６６とは、図７の第１埋込層１４と第
２埋込層１６とを形成するために用いられたのと同様の
従来のドーピング法を用いて形成される。しかし、被ド
ーピング領域２０は、前述の自己ドーピング・メカニズ
ムにより形成されることが好ましいが、被ドーピング領
域６８は、従来のイオン注入法により形成されることが
好ましい。被ドーピング領域６８が、基板６２の表面下
に適切な深さになるようなイオン注入エネルギが選択さ
れ、交互の導電型を持つ３つの縦に積層された領域７４
が形成される。図７の縦に積層された領域５０とは対照
的に、ドーピング領域６８上の導電領域は、エピタキシ
ャル層の一部ではなく、基板６２の一部であるので、基
板６２と同じ導電型を有する。さらに、被ドーピング領
域６８のドーピング濃度が、第１ウェル領域６４または
第２ウェル領域６６のいずれかのドーピング濃度よりも
はるかに低くなるように、注入量が選択される。そのた
め被ドーピング領域６８は、マスキング段階を追加的に
用いることなく、ウェル領域の形成前または後に形成し
てもよい。これは、被ドーピング領域６８のドーピング
濃度が、いずれのウェル領域のドーピング・プロフィル
にも有害な影響を与えないからである。さらに、注入処
理により、被ドーピング領域６８は、両方のウェル領域
と自己整合される。第１ウェル領域６４，第２ウェル領
域６６および被ドーピング領域６８が形成された後で、
ＬＯＣＯＳなどの従来の分離法を用いて、フィールド分
離７０が形成される。次に従来の処理法を用いて、電界
効果トランジスタ７２が形成される。
【００１４】以上の説明と本書に含まれる図面とは、本
発明による利点の多くを示している。ｐウェル内にバイ
ポーラデバイスを形成することにより、ｎ型抵抗の一端
をコレクタコンタクトに直接合併あるいは接触させるこ
とができる。そのため抵抗とバイポーラ・トランジスタ
により占有される面積が最小限になる。また、抵抗はコ
レクタコンタクトに直接接触しているので、抵抗をバイ
ポーラ・トランジスタに接続するための余分な金属層は
必要なく、この接点に関する寄生容量は小さくなる。さ
らに、バイポーラ・トランジスタとずれて配置されたｐ
型導電型領域との間、あるいはバイポーラ・トランジス
タに隣接する領域間に、交互の導電型を持つ縦に積層さ
れた領域を置くことによりバイポーラ装置の寄生容量を
最小限にすることができる。図７に示されるように、被
ドーピング領域２０は、バイポーラ・トランジスタ４８
の第１埋込層１４と、第２埋込層１６と、ウェル領域２
２とに接触している。逆バイアスのもとでは、被ドーピ
ング領域２０は、その低いドーピング濃度のために充分
に空乏化し、バイポーラ・トランジスタ４８およびウェ
ル領域２２と第２埋込層１６との間の寄生容量は最小限
になる。当然、積層された領域のドーピング剤濃度が、
意図された動作バイアスに最適化されているときに、寄
生容量の減少は最大となる。また、製造過程にマスキン
グ段階を追加しなくても、これらの利点が得られる。さ
らに、コレクタ領域３４が、第１埋込層１４および内部
ベース領域３２と境を接しているので、バイポーラ・ト
ランジスタのコレクタ抵抗は最小限に抑えられ、そのた
めにバイポーラ・トランジスタの性能が向上する。その
うえ、交互の導電型を持つ縦に積層された領域を用いて
寄生容量を小さくする技術は、電界効果トランジスタな
どの他の半導体装置にも適用することができる。
発明による利点の多くを示している。ｐウェル内にバイ
ポーラデバイスを形成することにより、ｎ型抵抗の一端
をコレクタコンタクトに直接合併あるいは接触させるこ
とができる。そのため抵抗とバイポーラ・トランジスタ
により占有される面積が最小限になる。また、抵抗はコ
レクタコンタクトに直接接触しているので、抵抗をバイ
ポーラ・トランジスタに接続するための余分な金属層は
必要なく、この接点に関する寄生容量は小さくなる。さ
らに、バイポーラ・トランジスタとずれて配置されたｐ
型導電型領域との間、あるいはバイポーラ・トランジス
タに隣接する領域間に、交互の導電型を持つ縦に積層さ
れた領域を置くことによりバイポーラ装置の寄生容量を
最小限にすることができる。図７に示されるように、被
ドーピング領域２０は、バイポーラ・トランジスタ４８
の第１埋込層１４と、第２埋込層１６と、ウェル領域２
２とに接触している。逆バイアスのもとでは、被ドーピ
ング領域２０は、その低いドーピング濃度のために充分
に空乏化し、バイポーラ・トランジスタ４８およびウェ
ル領域２２と第２埋込層１６との間の寄生容量は最小限
になる。当然、積層された領域のドーピング剤濃度が、
意図された動作バイアスに最適化されているときに、寄
生容量の減少は最大となる。また、製造過程にマスキン
グ段階を追加しなくても、これらの利点が得られる。さ
らに、コレクタ領域３４が、第１埋込層１４および内部
ベース領域３２と境を接しているので、バイポーラ・ト
ランジスタのコレクタ抵抗は最小限に抑えられ、そのた
めにバイポーラ・トランジスタの性能が向上する。その
うえ、交互の導電型を持つ縦に積層された領域を用いて
寄生容量を小さくする技術は、電界効果トランジスタな
どの他の半導体装置にも適用することができる。
【００１５】以上、本発明により前述の必要性と利点と
を完全に満足させる半導体装置が提供されたことは明か
である。本発明は、特定の実施例に関して解説および図
示されているが、本発明はこれらの説明された実施例に
限定されるものではない。当業者であれば、本発明の精
神から逸脱することなく修正や変形が可能であることは
理解しよう。たとえば、交互の導電型を持つ３つの縦に
積層された領域を用いて半導体装置の寄生容量を小さく
しているが、交互の導電型を持つ４つ以上の縦に積層さ
れた領域を用いて、半導体装置の寄生容量を小さくする
こともできる。また、図１ないし図７においては、ｎｐ
ｎバイポーラ・トランジスタが説明されているが、導電
型に適切な変更を加えることにより同様の方法でｐｎｐ
バイポーラ・トランジスタを作製することもできる。同
様に、図８ではｐ型電界効果トランジスタが作製されて
いるが、導電型に適切な変更を加えることによりｎ型電
界効果トランジスタを作製することもできる。さらに、
ウェル領域６４内に電界効果トランジスタ７２が形成さ
れているが、ウェル領域６６内に形成してもよい。ま
た、ウェル領域６４内の電界効果トランジスタ７２に加
えて、半導体デバイスをウェル領域６６内に形成するこ
ともできる。さらに、バイポーラ・トランジスタまたは
電界効果トランジスタに関して説明されたのと同様の方
法を用いて、ダイオード，抵抗，コンデンサ，縦型トラ
ンジスタ構造などの他の半導体装置の寄生容量を小さく
することを意図することもできる。また、本発明は単結
晶シリコン基板に限定されない。ガリウム・ヒ素，リン
化インジウム，絶縁体上のシリコン（silicon on insul
ator），ゲルマニウムなどの他の基板を用いることもで
きる。それゆえ、本発明は、添付の請求項の範囲に入る
すべてのこのような変形と修正とを包括するものであ
る。
を完全に満足させる半導体装置が提供されたことは明か
である。本発明は、特定の実施例に関して解説および図
示されているが、本発明はこれらの説明された実施例に
限定されるものではない。当業者であれば、本発明の精
神から逸脱することなく修正や変形が可能であることは
理解しよう。たとえば、交互の導電型を持つ３つの縦に
積層された領域を用いて半導体装置の寄生容量を小さく
しているが、交互の導電型を持つ４つ以上の縦に積層さ
れた領域を用いて、半導体装置の寄生容量を小さくする
こともできる。また、図１ないし図７においては、ｎｐ
ｎバイポーラ・トランジスタが説明されているが、導電
型に適切な変更を加えることにより同様の方法でｐｎｐ
バイポーラ・トランジスタを作製することもできる。同
様に、図８ではｐ型電界効果トランジスタが作製されて
いるが、導電型に適切な変更を加えることによりｎ型電
界効果トランジスタを作製することもできる。さらに、
ウェル領域６４内に電界効果トランジスタ７２が形成さ
れているが、ウェル領域６６内に形成してもよい。ま
た、ウェル領域６４内の電界効果トランジスタ７２に加
えて、半導体デバイスをウェル領域６６内に形成するこ
ともできる。さらに、バイポーラ・トランジスタまたは
電界効果トランジスタに関して説明されたのと同様の方
法を用いて、ダイオード，抵抗，コンデンサ，縦型トラ
ンジスタ構造などの他の半導体装置の寄生容量を小さく
することを意図することもできる。また、本発明は単結
晶シリコン基板に限定されない。ガリウム・ヒ素，リン
化インジウム，絶縁体上のシリコン（silicon on insul
ator），ゲルマニウムなどの他の基板を用いることもで
きる。それゆえ、本発明は、添付の請求項の範囲に入る
すべてのこのような変形と修正とを包括するものであ
る。
【図１】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図２】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図３】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図４】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図５】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図６】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図７】本発明のある実施例による処理段階の断面図で
ある。
ある。
【図８】本発明の第２実施例の断面図である。
【符号の説明】 １０ 集積回路構造 １２ 基板 １４，１６ 埋込層 １８，２０ 被ドーピング領域 ２２ ウェル領域 ２４ フィールド分離 ２６ コレクタコンタクト領域 ２９ 外部ベース領域 ３０ サイドウォールスペーサ ３２ 内部ベース領域 ３４ コレクタ領域 ４０ 抵抗 ４２，４４ 端子 ４５ （コレクタ接触領域の）上部 ４６ エミッタ領域 ４８ バイポーラ・トランジスタ ５０ 積層領域
Claims (3)
- 【請求項１】 半導体装置であって：第１導電型の基板
（１２）；前記基板（１２）内に設けられる第２導電型
の埋込層（１４）；前記埋込層（１４）から横方向にず
れて設けられる第１導電型の第１領域（１６／２２）；
前記埋込層（１４）と前記第１領域（１６／２２）との
間に設けられる第２導電型の第２領域（２０）；前記埋
込層（１４）および前記第２領域（２０）の上部に配置
される第１導電型の第３領域（１８）；前記第３領域
（１８）の部分内にあるベース領域（３２）；前記ベー
ス領域（３２）の上部に配置されるエミッタ領域（４
６）；および前記第３領域（１８）を通過して設けら
れ、前記埋込層（１４）に電気的に結合されるコレクタ
コンタクト領域（２６）；によって構成されることを特
徴とする半導体装置。 - 【請求項２】 半導体装置であって：コレクタコンタク
ト領域（２６）を有するバイポーラ・トランジスタ（４
８）；および第１端子（４２）と第２端子（４４）とを
有する抵抗（４０）であって、前記抵抗（４０）の前記
第２端子（４４）が、前記コレクタコンタクト領域（２
６）の部分と密接に接触する抵抗（４０）；によって構
成されることを特徴とする半導体装置。 - 【請求項３】 半導体装置であって：第１導電型の基板
（１２）；前記基板（１２）内に設けられた第２導電型
の埋込層（１４）；前記基板（１２）の上部に配置され
た第１導電型の被ドーピング領域（１８）；前記被ドー
ピング領域（１８）の部分内にあるベース領域（３
２）；上面（３６）と底面（３８）とを有する前記被ド
ーピング領域（１８）の内部にある第２導電型のコレク
タ領域（３４）であって、前記上面（３６）が前記ベー
ス領域（３２）と境を接し、前記底面（３８）が前記埋
込層（１４）と境を接するコレクタ領域（３４）；前記
ベース領域（３２）の上部に配置されたエミッタ領域
（４６）；および前記被ドーピング領域（１８）を通過
して設けられ、前記第１埋込層（１４）に電気的に結合
されているコレクタコンタクト領域（２６）；によって
構成されることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/939,342 US5504363A (en) | 1992-09-02 | 1992-09-02 | Semiconductor device |
| US939342 | 1992-09-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112217A true JPH06112217A (ja) | 1994-04-22 |
Family
ID=25473007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358054A Pending JPH06112217A (ja) | 1992-09-02 | 1992-12-25 | 半導体装置とその作製方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5504363A (ja) |
| EP (1) | EP0603437A1 (ja) |
| JP (1) | JPH06112217A (ja) |
| KR (1) | KR100263790B1 (ja) |
| SG (1) | SG85053A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3326990B2 (ja) * | 1994-09-26 | 2002-09-24 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| KR100448085B1 (ko) * | 1997-05-21 | 2004-12-03 | 삼성전자주식회사 | 패드의기생캐패시턴스감소형반도체장치 |
| US6323538B1 (en) | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
| DE10151132A1 (de) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur mit einem von dem Substrat kapazitiv entkoppelten Bauelementen |
| DE10151203A1 (de) * | 2001-10-17 | 2003-08-07 | Infineon Technologies Ag | Halbleiterstruktur mit verringerter kapazitiver Kopplung zwischen Bauelementen |
| KR100674987B1 (ko) | 2005-08-09 | 2007-01-29 | 삼성전자주식회사 | 벌크 웨이퍼 기판에 형성된 트랜지스터의 구동 방법 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1262502A (en) * | 1968-02-05 | 1972-02-02 | Western Electric Co | Improvements in or relating to semiconductor devices and methods of making them |
| BE758683A (fr) * | 1969-11-10 | 1971-05-10 | Ibm | Procede de fabrication d'un dispositif monolithique auto-isolant et structure de transistor a socle |
| US3654530A (en) * | 1970-06-22 | 1972-04-04 | Ibm | Integrated clamping circuit |
| US3631309A (en) * | 1970-07-23 | 1971-12-28 | Semiconductor Elect Memories | Integrated circuit bipolar memory cell |
| NL166156C (nl) * | 1971-05-22 | 1981-06-15 | Philips Nv | Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan. |
| DE2137976C3 (de) * | 1971-07-29 | 1978-08-31 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithischer Speicher und Verfahren zur Herstellung |
| US3945032A (en) * | 1972-05-30 | 1976-03-16 | Ferranti Limited | Semiconductor integrated circuit device having a conductive plane and a diffused network of conductive tracks |
| SE361232B (ja) * | 1972-11-09 | 1973-10-22 | Ericsson Telefon Ab L M | |
| US3933528A (en) * | 1974-07-02 | 1976-01-20 | Texas Instruments Incorporated | Process for fabricating integrated circuits utilizing ion implantation |
| SU773793A1 (ru) * | 1977-11-02 | 1980-10-23 | Предприятие П/Я -6429 | Способ изготовлени полупроводниковых интегральных бипол рных схем |
| JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
| JPS5829628B2 (ja) * | 1979-11-22 | 1983-06-23 | 富士通株式会社 | 半導体記憶装置 |
| US4416055A (en) * | 1981-12-04 | 1983-11-22 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
| US5218228A (en) * | 1987-08-07 | 1993-06-08 | Siliconix Inc. | High voltage MOS transistors with reduced parasitic current gain |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
| US5227654A (en) * | 1989-05-17 | 1993-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device with improved collector structure |
| US5206182A (en) * | 1989-06-08 | 1993-04-27 | United Technologies Corporation | Trench isolation process |
| JP2611450B2 (ja) * | 1989-08-30 | 1997-05-21 | 日本電気株式会社 | 半導体集積回路及びその製造方法 |
| JPH07109860B2 (ja) * | 1990-01-19 | 1995-11-22 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
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| JPH04239760A (ja) * | 1991-01-22 | 1992-08-27 | Sharp Corp | 半導体装置の製造法 |
| US5316964A (en) * | 1991-05-31 | 1994-05-31 | Linear Technology Corporation | Method of forming integrated circuits with diffused resistors in isolation regions |
| US5158900A (en) * | 1991-10-18 | 1992-10-27 | Hewlett-Packard Company | Method of separately fabricating a base/emitter structure of a BiCMOS device |
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