JPH03189868A - データ処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、データ処理プロセッサに関するものであり
、特に、データ処理の効率を向上させたデータ処理プロ
セッサに関するものである。

［従来の技術１ 従来のデジタル信号を取扱うデータ処理プロセッサは、
一般に乗算器と算術論理演算器と内部メモリを内蔵し、
之等をバイブライン的データフロー構成としているため
、積和演算をバイブライン的並列処理によって高速に行
うことができる。

又、プログラムメモリとデータメモリとをデータ処理プ
ロセッサから分離し、夫々別個のアドレスバスとデータ
バスを設け、命令の読出しとデータの転送を独立に行え
るという特徴を有する。

従って、信号処理や画像処理、或はニューラルネットワ
ーク等の大量のデータに対して積和演算を行う分野では
データ処理プロセッサが広く使用されている。

［発明が解決しようとする課題］ 前述した大１１【のデータに対する積和演算を要する分
野等に於ては、取扱うデータが膨大なためデータ処理の
より一層の高速化が要望されている。

そこで、データ転送に要する時間を短縮し、演算時間の
効率を向上して、データ処理を高速化するために解決せ
られるべき技術的課題が生じてくるのであり、本発明は
該課題を解決することを目的とする。

［課題を解決するための手段］ この発明は、上記目的を達成するために提案されたもの
であり、乗算器と算術論理演算器とを内装するプロセッ
サであって、外部メモリから内部レジスタにデータを読
込み、前記データに対し所定の乗算と算術論理演算とを
施し、演算結果を前記外部メモリに書込むデータ処理機
能を有するプロセッサに於て、外部メモリに接続するア
ドレスバス並びにデータバスを夫々２つ設け、２つの外
部メモリを並列に接続したことを特徴とするデータ処理
プロセッサを提供せんとするものである。

［作用コ この発明は外部メモリを２つの群に分割し、夫々）外部
メモリに対応するアドレスバス並びニデータパスを別個
に設けているので、外部メモリと内部レジスタとのＬ７
ｇ、或は内部レジスタ間で２種類のデータを同時に転送
できる。

従って、乗算器或は演算器で必要とされる２つのデータ
は同時に外部メモリから読出される。又、演算に必要な
データを一方のデータバスを用いて読出すと同時に、並
列処理によって演算された他の演算結果を他方のデータ
バスによって外部メモリに書込むこともできる。

［実施例］ 以下、本発明の一実施例を別紙添付図面に従って説明す
る。第１図はデータ処理プロセッサ（＋）の構成を示す
ブロック図である。前記データ処理プロセッサ（１）は
２つの乗算用レジスタ（２）（３）、浮動小数点乗算器
（４）、データレジスタ群（５）及び算術論理演算器（
６）を内装し、同図に示すように之等をバイブライン構
成として結合しているため、同一の演算を多数のデータ
に連続して行い並列処理ができる。そして、データバス
（η（８）と乗算用レジスタ（２）（３）とデータレジ
スタ群（５）とを接続するとともに、データバス（７）
は外部メモリ（９）に接続し、一方のデータバス（８）
は別個の外部メモ１バ１０）に接続されている。

そして、外部メモリ（９）（Ｉｎ）の番地を指定するた
めのアドレス値はアドレス演算部（＋３から外部メモリ
（９）（１０）へ伝送するが、アドレスバス（Ｉ　１）
（Ｕりを２つ設ケて外部メモリ（Ｑ）Ｑｏ）に夫々別個
に接続している。又、データ処理プロセッサ（１）のプ
ログラムは、プログラムメモリ（ユに格納され、各命令
は制御回路部（１！９によって読出されて解釈され、制
御信号が生成される。

上記パイプライン構成によってこのデータ処理プロセッ
サ（１）は、 ■　外部メモ１バＱ）（ｌｒ９から乗算用レジスタ（２
）（３）へのデータ読込み ■　乗算用レジスタ（２）（３）に格納されたデータの
乗算、及び乗算結果のデータレジスタ群（５）への格納 ■　デルタレジスタ群（５）に格納されているデータに
対する算術論理演算器（６）による演算、及び演算結果
のデータレジスタ群（５）への格納以上の処理を同時に
実行できる。また、２つの外部メモ１バ９）（ｕ’６を
別個のデータバス（７）（８）にて接続しているので、
上記■の代わりに一方の外部メモリからのデータ読出し
と他方の外部メモリへのデータ書込みを上記■■と同時
に実行できる。

例えば、外部メモ１バ９）に数値列（ａｌｔ８２＋・・
・・・・　ａｎ　）、外部メモリ００）に数値列（ｂ、
、ｂ２、・・・・・・、ｂｎ）が順に格納されていると
して、両者の数値の積和演算 Ｘ＝Σ　ｍ＋’ｌｌ＋ ｉ＝１ を実行する場合、２つのデータバス（７）（８）によっ
て乗算用レジスタ（２）（３）に前記数値ａ１ｓｔ）ｉ
　を同時に読出すことができる。そして、このデータ読
出しと、乗算並びに累積加算を並列に実行すると別表１
に示すように、ｎ＋３回のステップ数で前記積和演算を
完了する。

データバスが１つのものの場合には数値の読出しをａ、
とす、とて２ステツプ費やすのでｂｎ＋３回のステップ
数を必要とする。

又、外部メモリ（９）に数値列（ａＩｓａ２＋・・・・
・・ａ。）、外部メモリ００）に数値列（ｂｌ、ｂ２．
・・・・・・　ｂ、）が順に格納されている場合に、両
者の数値の夫々の積を求め、更に定数を加算し外部メモ
リ０〔０に格納する演算 Ｃｉ　＝３．　　＠　ｂｌ　＋ｄ　（＋　＝　１９　２
１　””ｎ　）を実行するときは、別表２に示すように
２つの数値ａ、、ｂ、の読出しと、乗算及び加算をノで
イブライン的に並列実行すると、演算処理にｎ＋１回の
ステップ数を要し、更にデータ格納にｎ回のステップ数
を要するので、合計２０＋１回のステップ数で演算を終
了する。

データバスが１つのものに於ては、数値ａ１とす、とを
１ステツプで読出せず、２ステツプを要するのでｂｎ＋
１回のステップ数を必要とする。

そして、外部メモ１バ９）に数値列（ａｌ＋　　ａ２＋
・・・・・・、ａ。）と（ＣＩ　ｒ　　ｃ、、ｌ・・・
・・・Ｃｏ　）が格納され、他方の外部メモリ００）に
数値列（ｂｌ　、ｂ２゜・・・・・・、ｂｎ　）が順に
格納されていると仮定して、ａｌ　とｂｌの積を求め、
更にその結果に０１を加算して順次外部メモ１バ１０）
に格納する演算ｄ１−ａｉ　　”　ｂｌ　＋　ＣＬ　　
（１””　Ｌ　２＋　”’−”ｎ）を実行すると別表３
に示すように２つの数値ａｂ、の読出しと乗算、加算を
行い、更に数値Ｃの読出しとデータ格納を２つのデータ
バス（７）（８）によって同時に実行するので、ｂｎ＋
２回のステップ数で演算を完了する。

データバスが１つのものの場合は、数値ａｂ　　ｃ　の
読出しに３ステツプを要し、更にデータ格納に１ステツ
プを要するので演算完了にｂｎ＋２回のステップ数を必
要とする。このように、データバスを２つ設けたことに
よって１，５倍乃至２倍のデータ処理速度の高速化が達
成された。

［発明の効果Ｊ この発明は、上記一実施例に詳述したように、外部メモ
リと内部レジスタとの間、或は内部レジスタ間で２つの
データを同時に転送できるので演算処理のステップ数が
著しく減少し、従来のものに比して１．５倍乃至２倍の
演算速度となる。

従って、データ処理速度が飛躍的に高速化し、信号処理
、画像処理等に於て頻繁に行われる大ｈｌのデータによ
る積和演算の処理能率の向上に寄与できる。

【図面の簡単な説明】

第１図は本発明のデータ処理プロセッサの一実施例を示
すブロック図である。 （１）・・・・・・データ処理プロセッサ（２）（３）
・・・・・・乗算用レジスタ（４）・・・・・・ｔ７動
小数点乗算器（５）・・・・・・データレジスタ群 （６）・・・・・・算術論理演算器 （７）（８）・・・・・・データバス

Claims (1)

【特許請求の範囲】
1. 乗算器と算術論理演算器とを内装するプロセッサであつ
   て、外部メモリから内部レジスタにデータを読込み、前
   記データに対し所定の乗算と算術論理演算とを施し、演
   算結果を前記外部メモリに書込むデータ処理機能を有す
   るプロセッサに於て、外部メモリに接続するアドレスバ
   ス並びにデータバスを夫々２つ設け、２つの外部メモリ
   を並列に接続したことを特徴とするデータ処理プロセッ
   サ。