JPH04255064A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPH04255064A JPH04255064A JP1550291A JP1550291A JPH04255064A JP H04255064 A JPH04255064 A JP H04255064A JP 1550291 A JP1550291 A JP 1550291A JP 1550291 A JP1550291 A JP 1550291A JP H04255064 A JPH04255064 A JP H04255064A
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- 230000015654 memory Effects 0.000 claims abstract description 83
- 239000000872 buffer Substances 0.000 description 4
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は例えばベクタ演算を高
速に実行するための専用プロセッサや画像及び音声を実
時間処理するデジタルシグナルプロセッサ(DSP)に
適用され、演算回路と、その演算回路に演算の対象とな
るデータを供給し、演算結果を格納するために用いられ
る多バンクに分割された2ポートメモリとを有し、外部
入力データバス及び外部出力データバスに接続され、並
列に動作する複数のデータプロセッシングユニットを用
いてデータを処理する並列処理装置に関する。 【0002】 【従来の技術】図2に従来の並列処理装置を示す。デー
タプロセッシングユニット111 〜11n は外部入
力データバス12及び外部出力データバス13に並列に
接続されている。各データプロセッシングユニット11
1 〜11n はそれぞれ2入力14,15、1出力1
6をもつ演算回路17と、2組のランダムアクセスポー
トを有し、その一方は読み/書きポートR/Wである2
ポートメモリ(RAM)18,19とを備えている。演
算回路17の出力データと外部入力データバス12のデ
ータとの一方がセレクタ21で選択されて2ポートメモ
リ18の一方のポートR/Wに供給され、また演算回路
17の出力データと外部入力データバス12のデータと
の一方がセレクタ22で選択されて2ポートメモリ19
の一方のポートR/Wに供給される。2ポートメモリ1
8,19の各他方のポート12から読み出されたデータ
はそれぞれ演算回路17の入力14,15へ供給される
と共にその一方がセレクタ23で選択されて外部出力デ
ータバス13へ供給される。 【0003】各データプロセッシングユニット内で、2
ポートメモリ18,19からそれぞれ読み出したデータ
Ai ,Bi をポートRから演算回路17の入力14
,15へ供給して演算回路17内でZi =Ai 【0
004】Bi ( 【0005】:任意の演算)を行い、その演算結果Zi
を2ポートメモリ18,19の一方に、そのポートR
/Wを通じて書き込むことを1タイムスロット内で行う
。 つまりデータAi ,Bi ,Zi に対する各アドレ
スを同時に指定するアドレス演算を連続的に行うことが
できる。また例えば2ポートメモリ18,19から同時
に読み出したデータについて演算回路17で演算し、演
算回路17の出力データをメモリ18に書き込むと同時
に、2ポートメモリ19に外部入力データバス12から
のデータを書き込むことが可能であり、そのメモリ19
への書き込みが終了すると、同時に、メモリ19に書き
込まれた新しいデータとメモリ18内のデータとによる
ベクタ演算を可能としている(例1)。 【0006】あるいは最初のステップでメモリ18,1
9の各データをそのポートRから読み出して演算回路1
7へ送出し、その演算結果をメモリ18のポートR/W
を通じて書き込む動作と並行して、メモリ19のポート
R/Wから読み出したデータを外部出力データバス13
へ出力する。次のステップで逆にメモリ18,19から
読み出したデータを演算回路17で演算し、その結果を
メモリ19へ書き込むのと並行してメモリ18のポート
R/Wから読み出したデータを外部出力データバス13
へ出力する。これを繰り返すことによりメモリ18,1
9の役割をパイプライン状に切り替えたオーバヘッドの
ない処理を可能としている(例2)。 【0007】 【発明が解決しようとする課題】このように従来の並列
処理装置においては、3アドレス演算を可能とするため
に各データプロセッシングユニットに2個の2ポートメ
モリ18,19を設けている。それだけ各データプロセ
ッシングユニットの回路規模が大きくなり、このデータ
プロセッシングユニットを多数集積して並列処理装置を
作る場合、占有面積や消費電力の点で望ましくない。 【0008】 【課題を解決するための手段】この発明によれば第3の
データバスが設けられ、また各データプロセッシングユ
ニットには1個の2ポートメモリのみ設けられ、その2
ポートメモリの一方の読み/書きポートR/Wから読み
出されたデータと外部出力データバスのデータとの一方
が第1セレクタで選択されて演算回路の一方の入力へ供
給され、演算回路の出力データと外部入力データバスの
データとの一方が第2セレクタで選択されて2ポートメ
モリのポートR/Wへ供給され、2ポートメモリの他方
のポートから読み出されたデータがマルチプレクサによ
り、演算回路の他方の入力と、外部出力データバスと、
第3のデータバスとの何れかに選択的に供給され、演算
回路の出力は外部出力データバス及び第3のデータバス
に接続される。更にこのようなデータプロセッシングユ
ニットの複数個に対し、2ポートメモリが共通に設けら
れる。この共通メモリの一方の読み/書きポートR/W
に、外部入力データバスのデータと第3のデータバスの
データとの一方が第3セレクタで選択されて供給され、
その共通メモリの一方のポートR/Wから読み出された
データと、外部出力データバスのデータとの一方が第4
セレクタで選択されて外部出力ポートへ出力され、共通
メモリの他方のポートは外部出力データバスに接続され
る。 【0009】 【実施例】図1にこの発明の実施例を示し、図2と対応
する部分に同一符号を付けてある。この発明では外部入
力データバス12及び外部出力データバス13の他に第
3のデータバス25が設けられる。また各データプロセ
ッセッシングユニット111 〜11n には1つの2
ポートメモリ18のみが用いられる。2ポートメモリ1
8は少くとも二つのバンクを備え、各バンクには一つの
ベクタ長のデータを格納することができ、2組のランダ
ムアクセスポートを有するRAMであり、その少くとも
一方のポートは読み/書きポートR/Wである。このポ
ートR/Wに対し、従来と同様に演算回路17の出力デ
ータと外部入力データバス12のデータとの一方を第2
セレクタ21で選択して書き込みデータとして供給する
ことができる。更にこのポートR/Wから読み出された
データと外部出力データバス13のデータとの一方が第
1セレクタ26で選択されて演算回路17の入力14へ
供給される。この場合、第1セレクタ26へのデータ出
力経路と、第2セレクタ21からのデータ入力経路とが
相互に影響しないように、第1セレクタ26とポートR
/Wとの間にスリーステイトバッファ27が挿入され、
第2セレクタ21とポートR/Wとの間にスリーステイ
トバッファ28が挿入される。 【0010】また2ポートメモリ18の他方のポートR
(この例では読み出し専用とされた場合である)から読
み出されたデータはマルチプレクサ29により演算回路
17の入力15と、外部出力データバス13と、第3の
データバス25との何れかに選択的に供給される。更に
この発明では2ポートRAMが共通メモリ31として設
けられる。共通メモリ31の少くとも一方のポートは読
み/書きポートR/Wとされている。外部入力データバ
ス12のデータと、第3のデータバス25のデータとの
一方が第3セレクタ32で選択されて書き込みデータと
して共通メモリ31のポートR/Wへ供給される。共通
メモリ31のポートR/Wから読み出されたデータと外
部出力データバス13のデータとの何れかが第4セレク
タ33で選択されて外部出力ポート34へ出力される。 この場合も第3セレクタ32及び第4セレクタ33と共
通メモリ31のポートR/Wとの間にそれぞれトライス
テートバッファ35,36が挿入されている。共通メモ
リ31の他方のポートR(この例では読み出し専用とさ
れた場合である)が外部出力データバス13に接続され
る。 【0011】このように構成されているから、各プロセ
ッシングユニット111 〜11n において、2ポー
トメモリ18の2つのポートR/W、Rからそれぞれ読
み出したデータXi ,Yi を演算回路17へ供給し
て下記の任意の演算を行い、その演算結果をi=1から
mまで累積加算して、 Xi 【0012】Yi Xi ,Yi を要素とするベクタ長mの2アドレスベ
クタ演算を行うことができる。つまり各タイムスロット
ごとに2ポートメモリ18の二つのポートよりのデータ
のためにそれぞれアドレス指定を行い、その演算結果は
演算回路17内に保持した1つ前の演算結果に累加算し
て演算回路17内に保持しておけばよく、各タイムスロ
ットでの演算結果を格納するアドレスの指定は行わない
。 【0013】共通メモリ31は例えば次の3通りに使用
される。 a.3アドレス演算を行うとき。 共通メモリ31のポートRから読み出したデータを外部
出力データバス13を通じて各プロセッシングユニット
111 〜11n の演算回路17へ共通の係数データ
Ai として供給し、各データプロセッシングユニット
111 〜11n ではそれぞれその2ポートメモリ1
8のポートRから読み出したデータXi と下記の演算
を並列に実行し、その演算結果Yi を各2ポートメモ
リ18にポートR/Wを通じて書き込む。 【0014】Yi =Ai 【0015】Xi b.各データプロセッシングユニットの演算結果を順次
取り込むとき。 各データプロセッシングユニット111 〜11n で
それぞれ累算のような演算を並列に実行し、その最後の
演算結果を演算回路17内のレジスタから第3のデータ
バス25を通じて共通メモリ31に順次取り込む。ある
いは各演算回路17の最後の演算結果を1度それぞれ自
己の2ポートメモリ18に格納し、その後、第3のデー
タバス25を通じて共通メモリ31に順次取り込む。 c.外部に対するデータの入出力バッファとして使用す
るとき。 【0016】外部入力ポートからのデータをポートR/
Wを通じて共通メモリ31に書き込むことや、共通メモ
リ31のポートRから読み出したデータを外部出力ポー
ト34へ出力することを、各データプロセッシングユニ
ット111 〜11n の演算と並列に実行させ、転送
に伴うオーバヘッドを生じさせない。従来の技術の項で
説明した例1を実行させるには2ポートメモリ18のポ
ートR、共通メモリ31のポートRからそれぞれ読み出
したデータを演算回路17で演算し、その演算結果を、
2ポートメモリ18にポートR/Wを通じて書き込むこ
とと同時に、外部からのデータを共通メモリ31にポー
トR/Wを通じて書き込み、共通メモリ31への書き込
みが終了した時に、この共通メモリ31に書き込まれた
新しいデータを用いてベクタ演算を行うことができる。 【0017】また前記例2を実行させるには、最初のス
テップで2ポートメモリ18、共通メモリ31の各ポー
トRから読み出したデータを演算回路17で演算し、そ
の演算結果を2ポートメモリ18にポートR/Wを通じ
て書き込む動作と並行して共通メモリ31のデータをポ
ートR/Wから読み出して外部へ出力する。次のステッ
プでは逆に演算回路17での演算結果を共通メモリ31
にポートR/Wを通じて書き込むことと並行して2ポー
トメモリ18からポートR/Wを通じて読み出したデー
タを外部へ出力する。これを繰り返すことにより、2ポ
ートメモリ18と共通メモリ31との役割をパイプライ
ン状に切り替えたオーバヘッドのない処理が可能である
。 【0018】 【発明の効果】以上述べたようにこの発明によれば各デ
ータプロセッシングユニットには1個の2ポートメモリ
しか用いておらず、データプロセッシングユニットの回
路規模を従来よりも小さくすることができ、データプロ
セッシングユニットを多数集積する並列処理装置におい
て占有面積や消費電力を小さくすることができる。 【0019】なお、データプロセッシングユニットがそ
れぞれ独立な3アドレス演算を同時に行うことが比較的
少ない点に着目してこの発明では、前述したように3ア
ドレス演算の際は共通メモリ31を、各データプロセッ
シングユニットが共通に利用するようにして、データプ
ロセッシングユニット間のメモリ数を1に減少したもの
である。
速に実行するための専用プロセッサや画像及び音声を実
時間処理するデジタルシグナルプロセッサ(DSP)に
適用され、演算回路と、その演算回路に演算の対象とな
るデータを供給し、演算結果を格納するために用いられ
る多バンクに分割された2ポートメモリとを有し、外部
入力データバス及び外部出力データバスに接続され、並
列に動作する複数のデータプロセッシングユニットを用
いてデータを処理する並列処理装置に関する。 【0002】 【従来の技術】図2に従来の並列処理装置を示す。デー
タプロセッシングユニット111 〜11n は外部入
力データバス12及び外部出力データバス13に並列に
接続されている。各データプロセッシングユニット11
1 〜11n はそれぞれ2入力14,15、1出力1
6をもつ演算回路17と、2組のランダムアクセスポー
トを有し、その一方は読み/書きポートR/Wである2
ポートメモリ(RAM)18,19とを備えている。演
算回路17の出力データと外部入力データバス12のデ
ータとの一方がセレクタ21で選択されて2ポートメモ
リ18の一方のポートR/Wに供給され、また演算回路
17の出力データと外部入力データバス12のデータと
の一方がセレクタ22で選択されて2ポートメモリ19
の一方のポートR/Wに供給される。2ポートメモリ1
8,19の各他方のポート12から読み出されたデータ
はそれぞれ演算回路17の入力14,15へ供給される
と共にその一方がセレクタ23で選択されて外部出力デ
ータバス13へ供給される。 【0003】各データプロセッシングユニット内で、2
ポートメモリ18,19からそれぞれ読み出したデータ
Ai ,Bi をポートRから演算回路17の入力14
,15へ供給して演算回路17内でZi =Ai 【0
004】Bi ( 【0005】:任意の演算)を行い、その演算結果Zi
を2ポートメモリ18,19の一方に、そのポートR
/Wを通じて書き込むことを1タイムスロット内で行う
。 つまりデータAi ,Bi ,Zi に対する各アドレ
スを同時に指定するアドレス演算を連続的に行うことが
できる。また例えば2ポートメモリ18,19から同時
に読み出したデータについて演算回路17で演算し、演
算回路17の出力データをメモリ18に書き込むと同時
に、2ポートメモリ19に外部入力データバス12から
のデータを書き込むことが可能であり、そのメモリ19
への書き込みが終了すると、同時に、メモリ19に書き
込まれた新しいデータとメモリ18内のデータとによる
ベクタ演算を可能としている(例1)。 【0006】あるいは最初のステップでメモリ18,1
9の各データをそのポートRから読み出して演算回路1
7へ送出し、その演算結果をメモリ18のポートR/W
を通じて書き込む動作と並行して、メモリ19のポート
R/Wから読み出したデータを外部出力データバス13
へ出力する。次のステップで逆にメモリ18,19から
読み出したデータを演算回路17で演算し、その結果を
メモリ19へ書き込むのと並行してメモリ18のポート
R/Wから読み出したデータを外部出力データバス13
へ出力する。これを繰り返すことによりメモリ18,1
9の役割をパイプライン状に切り替えたオーバヘッドの
ない処理を可能としている(例2)。 【0007】 【発明が解決しようとする課題】このように従来の並列
処理装置においては、3アドレス演算を可能とするため
に各データプロセッシングユニットに2個の2ポートメ
モリ18,19を設けている。それだけ各データプロセ
ッシングユニットの回路規模が大きくなり、このデータ
プロセッシングユニットを多数集積して並列処理装置を
作る場合、占有面積や消費電力の点で望ましくない。 【0008】 【課題を解決するための手段】この発明によれば第3の
データバスが設けられ、また各データプロセッシングユ
ニットには1個の2ポートメモリのみ設けられ、その2
ポートメモリの一方の読み/書きポートR/Wから読み
出されたデータと外部出力データバスのデータとの一方
が第1セレクタで選択されて演算回路の一方の入力へ供
給され、演算回路の出力データと外部入力データバスの
データとの一方が第2セレクタで選択されて2ポートメ
モリのポートR/Wへ供給され、2ポートメモリの他方
のポートから読み出されたデータがマルチプレクサによ
り、演算回路の他方の入力と、外部出力データバスと、
第3のデータバスとの何れかに選択的に供給され、演算
回路の出力は外部出力データバス及び第3のデータバス
に接続される。更にこのようなデータプロセッシングユ
ニットの複数個に対し、2ポートメモリが共通に設けら
れる。この共通メモリの一方の読み/書きポートR/W
に、外部入力データバスのデータと第3のデータバスの
データとの一方が第3セレクタで選択されて供給され、
その共通メモリの一方のポートR/Wから読み出された
データと、外部出力データバスのデータとの一方が第4
セレクタで選択されて外部出力ポートへ出力され、共通
メモリの他方のポートは外部出力データバスに接続され
る。 【0009】 【実施例】図1にこの発明の実施例を示し、図2と対応
する部分に同一符号を付けてある。この発明では外部入
力データバス12及び外部出力データバス13の他に第
3のデータバス25が設けられる。また各データプロセ
ッセッシングユニット111 〜11n には1つの2
ポートメモリ18のみが用いられる。2ポートメモリ1
8は少くとも二つのバンクを備え、各バンクには一つの
ベクタ長のデータを格納することができ、2組のランダ
ムアクセスポートを有するRAMであり、その少くとも
一方のポートは読み/書きポートR/Wである。このポ
ートR/Wに対し、従来と同様に演算回路17の出力デ
ータと外部入力データバス12のデータとの一方を第2
セレクタ21で選択して書き込みデータとして供給する
ことができる。更にこのポートR/Wから読み出された
データと外部出力データバス13のデータとの一方が第
1セレクタ26で選択されて演算回路17の入力14へ
供給される。この場合、第1セレクタ26へのデータ出
力経路と、第2セレクタ21からのデータ入力経路とが
相互に影響しないように、第1セレクタ26とポートR
/Wとの間にスリーステイトバッファ27が挿入され、
第2セレクタ21とポートR/Wとの間にスリーステイ
トバッファ28が挿入される。 【0010】また2ポートメモリ18の他方のポートR
(この例では読み出し専用とされた場合である)から読
み出されたデータはマルチプレクサ29により演算回路
17の入力15と、外部出力データバス13と、第3の
データバス25との何れかに選択的に供給される。更に
この発明では2ポートRAMが共通メモリ31として設
けられる。共通メモリ31の少くとも一方のポートは読
み/書きポートR/Wとされている。外部入力データバ
ス12のデータと、第3のデータバス25のデータとの
一方が第3セレクタ32で選択されて書き込みデータと
して共通メモリ31のポートR/Wへ供給される。共通
メモリ31のポートR/Wから読み出されたデータと外
部出力データバス13のデータとの何れかが第4セレク
タ33で選択されて外部出力ポート34へ出力される。 この場合も第3セレクタ32及び第4セレクタ33と共
通メモリ31のポートR/Wとの間にそれぞれトライス
テートバッファ35,36が挿入されている。共通メモ
リ31の他方のポートR(この例では読み出し専用とさ
れた場合である)が外部出力データバス13に接続され
る。 【0011】このように構成されているから、各プロセ
ッシングユニット111 〜11n において、2ポー
トメモリ18の2つのポートR/W、Rからそれぞれ読
み出したデータXi ,Yi を演算回路17へ供給し
て下記の任意の演算を行い、その演算結果をi=1から
mまで累積加算して、 Xi 【0012】Yi Xi ,Yi を要素とするベクタ長mの2アドレスベ
クタ演算を行うことができる。つまり各タイムスロット
ごとに2ポートメモリ18の二つのポートよりのデータ
のためにそれぞれアドレス指定を行い、その演算結果は
演算回路17内に保持した1つ前の演算結果に累加算し
て演算回路17内に保持しておけばよく、各タイムスロ
ットでの演算結果を格納するアドレスの指定は行わない
。 【0013】共通メモリ31は例えば次の3通りに使用
される。 a.3アドレス演算を行うとき。 共通メモリ31のポートRから読み出したデータを外部
出力データバス13を通じて各プロセッシングユニット
111 〜11n の演算回路17へ共通の係数データ
Ai として供給し、各データプロセッシングユニット
111 〜11n ではそれぞれその2ポートメモリ1
8のポートRから読み出したデータXi と下記の演算
を並列に実行し、その演算結果Yi を各2ポートメモ
リ18にポートR/Wを通じて書き込む。 【0014】Yi =Ai 【0015】Xi b.各データプロセッシングユニットの演算結果を順次
取り込むとき。 各データプロセッシングユニット111 〜11n で
それぞれ累算のような演算を並列に実行し、その最後の
演算結果を演算回路17内のレジスタから第3のデータ
バス25を通じて共通メモリ31に順次取り込む。ある
いは各演算回路17の最後の演算結果を1度それぞれ自
己の2ポートメモリ18に格納し、その後、第3のデー
タバス25を通じて共通メモリ31に順次取り込む。 c.外部に対するデータの入出力バッファとして使用す
るとき。 【0016】外部入力ポートからのデータをポートR/
Wを通じて共通メモリ31に書き込むことや、共通メモ
リ31のポートRから読み出したデータを外部出力ポー
ト34へ出力することを、各データプロセッシングユニ
ット111 〜11n の演算と並列に実行させ、転送
に伴うオーバヘッドを生じさせない。従来の技術の項で
説明した例1を実行させるには2ポートメモリ18のポ
ートR、共通メモリ31のポートRからそれぞれ読み出
したデータを演算回路17で演算し、その演算結果を、
2ポートメモリ18にポートR/Wを通じて書き込むこ
とと同時に、外部からのデータを共通メモリ31にポー
トR/Wを通じて書き込み、共通メモリ31への書き込
みが終了した時に、この共通メモリ31に書き込まれた
新しいデータを用いてベクタ演算を行うことができる。 【0017】また前記例2を実行させるには、最初のス
テップで2ポートメモリ18、共通メモリ31の各ポー
トRから読み出したデータを演算回路17で演算し、そ
の演算結果を2ポートメモリ18にポートR/Wを通じ
て書き込む動作と並行して共通メモリ31のデータをポ
ートR/Wから読み出して外部へ出力する。次のステッ
プでは逆に演算回路17での演算結果を共通メモリ31
にポートR/Wを通じて書き込むことと並行して2ポー
トメモリ18からポートR/Wを通じて読み出したデー
タを外部へ出力する。これを繰り返すことにより、2ポ
ートメモリ18と共通メモリ31との役割をパイプライ
ン状に切り替えたオーバヘッドのない処理が可能である
。 【0018】 【発明の効果】以上述べたようにこの発明によれば各デ
ータプロセッシングユニットには1個の2ポートメモリ
しか用いておらず、データプロセッシングユニットの回
路規模を従来よりも小さくすることができ、データプロ
セッシングユニットを多数集積する並列処理装置におい
て占有面積や消費電力を小さくすることができる。 【0019】なお、データプロセッシングユニットがそ
れぞれ独立な3アドレス演算を同時に行うことが比較的
少ない点に着目してこの発明では、前述したように3ア
ドレス演算の際は共通メモリ31を、各データプロセッ
シングユニットが共通に利用するようにして、データプ
ロセッシングユニット間のメモリ数を1に減少したもの
である。
【図1】この発明の実施例を示すブロック図。
【図2】従来の並列処理装置を示すブロック図。
Claims (1)
- 【請求項1】 2入力1出力の演算回路とその演算回
路へ演算対象となるデータを供給し、その演算結果を格
納するために用いられるメモリとを有するデータプロセ
ッシングユニットの複数個が、外部入力データバス及び
外部出力データバスに並列に接続された並列処理装置に
おいて、上記各データプロセッシングユニットに接続さ
れた第3のデータバスが設けられ、上記各データプロセ
ッシングユニットの上記メモリは2組のランダムアクセ
スポートを有し、少くともその一方は読み/書きポート
である2ポートメモリであり、上記各データプロセッシ
ングユニットは上記2ポートメモリの一方の読み/書き
ポートから読み出されたデータと上記外部出力データバ
スのデータとの一方を選択して上記演算回路の一方の入
力へ供給する第1セレクタと、上記演算回路の出力デー
タと上記外部入力データバスのデータとの一方を選択し
て上記一方の読み/書きポートへ供給する第2セレクタ
と、上記2ポートメモリの他方のポートから読み出され
たデータを、上記演算回路の他方の入力と、上記外部出
力データバスと、上記第3のデータバスとの何れかに選
択的に供給するマルチプレクサとを備え、上記演算回路
の出力は上記外部出力データバス及び上記第3のバスに
接続され、2組のランダムアクセスポートを有し、少く
ともその一方は読み/書きポートである共通メモリと、
その共通メモリのその一方の読み/書きポートに、外部
入力データバスのデータと、上記第3のデータバスのデ
ータとの一方を選択して供給する第3セレクタと、上記
共通メモリの上記一方の読み/書きポートから読み出さ
れたデータと、上記外部出力データバスのデータとの一
方を選択して外部出力ポートへ出力する第4セレクタと
を備え、上記共通メモリの他方のポートは上記外部出力
データバスに接続されていることを特徴とする並列処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1550291A JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1550291A JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04255064A true JPH04255064A (ja) | 1992-09-10 |
JP2514473B2 JP2514473B2 (ja) | 1996-07-10 |
Family
ID=11890583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1550291A Expired - Fee Related JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002073330A (ja) * | 2000-08-28 | 2002-03-12 | Mitsubishi Electric Corp | データ処理装置 |
WO2004109519A1 (ja) * | 2003-05-22 | 2004-12-16 | Sony Corporation | メモリアクセス制御装置およびそれを有する演算システム |
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JP2002073330A (ja) * | 2000-08-28 | 2002-03-12 | Mitsubishi Electric Corp | データ処理装置 |
WO2004109519A1 (ja) * | 2003-05-22 | 2004-12-16 | Sony Corporation | メモリアクセス制御装置およびそれを有する演算システム |
US7536499B2 (en) | 2003-05-22 | 2009-05-19 | Sony Corporation | Memory access control device and processing system having same |
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JP2514473B2 (ja) | 1996-07-10 |
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