JP2908117B2 - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
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- JP2908117B2 JP2908117B2 JP12843492A JP12843492A JP2908117B2 JP 2908117 B2 JP2908117 B2 JP 2908117B2 JP 12843492 A JP12843492 A JP 12843492A JP 12843492 A JP12843492 A JP 12843492A JP 2908117 B2 JP2908117 B2 JP 2908117B2
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Description
【０００１】
【産業上の利用分野】本発明は、演算要素が格納される
複数個のベクトルレジスタと、このベクトルレジスタに
接続され、演算を行う演算器とを備えたベクトル演算処
理装置に関する。
複数個のベクトルレジスタと、このベクトルレジスタに
接続され、演算を行う演算器とを備えたベクトル演算処
理装置に関する。
【０００２】
【従来の技術】従来のベクトル演算処理装置は、演算の
結果、オーバーフロー、アンダーフロー、ゼロディバイ
ド等の演算例外が発生したとき、演算器より例外処理ユ
ニットに演算例外内容が報告され、例外処理ユニットで
は例外発生割り出し部にて、例外が発生した命令のアド
レスを割り出していた。
結果、オーバーフロー、アンダーフロー、ゼロディバイ
ド等の演算例外が発生したとき、演算器より例外処理ユ
ニットに演算例外内容が報告され、例外処理ユニットで
は例外発生割り出し部にて、例外が発生した命令のアド
レスを割り出していた。
【０００３】また、ベクトル演算の様に、一つの命令で
多数の要素を持ち、それらの要素を連続的に演算を行う
場合、この演算のどの要素で演算例外を発生したかまで
特定する手段として、ベクトルレジスタから演算データ
を読み出すためのアドレスを、演算例外の発生に対応し
て保持することにより演算例外を発生した要素番号とし
て報告する手段がとられていた。
多数の要素を持ち、それらの要素を連続的に演算を行う
場合、この演算のどの要素で演算例外を発生したかまで
特定する手段として、ベクトルレジスタから演算データ
を読み出すためのアドレスを、演算例外の発生に対応し
て保持することにより演算例外を発生した要素番号とし
て報告する手段がとられていた。
【０００４】
【発明が解決しようとする課題】上述した従来のベクト
ル演算処理装置では、例外発生の要素番号まで報告しよ
うとすると、最大ベクトル要素数分の要素番号格納保持
手段が必要となり、非常に多くの金物量を要するという
欠点がある。
ル演算処理装置では、例外発生の要素番号まで報告しよ
うとすると、最大ベクトル要素数分の要素番号格納保持
手段が必要となり、非常に多くの金物量を要するという
欠点がある。
【０００５】
【課題を解決するための手段】本発明のベクトル演算処
理装置は、演算要素が格納される複数個のベクトルレジ
スタと、該ベクトルレジスタに接続され、演算を行うベ
クトル演算器とを備えたベクトル演算処理装置におい
て、前記ベクトル演算器で連続に演算実行される各演算
要素対応に、その演算が有効か無効か判断するための有
効ビットを保持する有効ビットレジスタと、前記ベクト
ル演算器からの例外検出情報と前記有効ビットレジスタ
からの有効ビットとにより、有効である演算結果に対し
て演算例外を検出し、例外報告信号を出力する例外検出
手段と、前記例外報告信号に応答して前記演算結果に対
する有効ビットを生成する有効ビット生成手段を有し、
前記演算結果を前記ベクトルレジスタに格納するのに対
応して、前記生成された有効ビットを前記有効ビットレ
ジスタに順次格納するようにしたことを特徴とする。
理装置は、演算要素が格納される複数個のベクトルレジ
スタと、該ベクトルレジスタに接続され、演算を行うベ
クトル演算器とを備えたベクトル演算処理装置におい
て、前記ベクトル演算器で連続に演算実行される各演算
要素対応に、その演算が有効か無効か判断するための有
効ビットを保持する有効ビットレジスタと、前記ベクト
ル演算器からの例外検出情報と前記有効ビットレジスタ
からの有効ビットとにより、有効である演算結果に対し
て演算例外を検出し、例外報告信号を出力する例外検出
手段と、前記例外報告信号に応答して前記演算結果に対
する有効ビットを生成する有効ビット生成手段を有し、
前記演算結果を前記ベクトルレジスタに格納するのに対
応して、前記生成された有効ビットを前記有効ビットレ
ジスタに順次格納するようにしたことを特徴とする。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】本発明のベクトル演算処理装置の一実施例
を示す図１を参照すると、本実施例は、２つのベクトル
レジスタ１および２と、有効ビットレジスタ３と、読出
アドレスレジスタ４と、 書込み制御レジスタ５と、ベ
クトル演算器６と、例外検出回路７と、有効ビット生成
回路８とで構成されている。
を示す図１を参照すると、本実施例は、２つのベクトル
レジスタ１および２と、有効ビットレジスタ３と、読出
アドレスレジスタ４と、 書込み制御レジスタ５と、ベ
クトル演算器６と、例外検出回路７と、有効ビット生成
回路８とで構成されている。
【０００８】まず、ベクトルレジスタ１、２に演算対象
となるベクトルデータを格納保持し、また有効ビットレ
ジスタ３は、ベクトルレジスタ１、２に格納保持されて
いる各ベクトルデータに対応した演算有効ビットをベク
トルデータの格納順に対応した順番で格納保持してい
る。
となるベクトルデータを格納保持し、また有効ビットレ
ジスタ３は、ベクトルレジスタ１、２に格納保持されて
いる各ベクトルデータに対応した演算有効ビットをベク
トルデータの格納順に対応した順番で格納保持してい
る。
【０００９】ベクトル演算命令が起動されると、読み出
しアドレスがベクトル長まで読出しアドレスレジスタ４
に順番に格納され、読出しアドレスレジスタ４の出力Ｒ
に従ってベクトルレジスタ１、２と有効ビットレジスタ
３とから、ベクトルデータＤ０，Ｄ１と有効ビットＭ０
が出力される。
しアドレスがベクトル長まで読出しアドレスレジスタ４
に順番に格納され、読出しアドレスレジスタ４の出力Ｒ
に従ってベクトルレジスタ１、２と有効ビットレジスタ
３とから、ベクトルデータＤ０，Ｄ１と有効ビットＭ０
が出力される。
【００１０】ベクトルレジスタ１、２から読み出し出力
されたそれぞれのベクトルデータＤ０，Ｄ１は順にベク
トル演算器６に入力される。ベクトル演算器６では、ベ
クトルデータＤ０，Ｄ１に対して、例えば、浮動小数点
加算や浮動小数点乗算等の演算を行い、演算結果Ｄ３を
生成し出力する。この演算結果Ｄ３は、必要に応じて再
びベクトルレジスタに格納されたり、あるいは記憶ユニ
ットに転送されたりする。また、ベクトル演算器６は、
例外検出回路７に対して演算例外を検出するのに必要な
例外検出情報Ｅ０を生成し出力する。
されたそれぞれのベクトルデータＤ０，Ｄ１は順にベク
トル演算器６に入力される。ベクトル演算器６では、ベ
クトルデータＤ０，Ｄ１に対して、例えば、浮動小数点
加算や浮動小数点乗算等の演算を行い、演算結果Ｄ３を
生成し出力する。この演算結果Ｄ３は、必要に応じて再
びベクトルレジスタに格納されたり、あるいは記憶ユニ
ットに転送されたりする。また、ベクトル演算器６は、
例外検出回路７に対して演算例外を検出するのに必要な
例外検出情報Ｅ０を生成し出力する。
【００１１】例外検出回路７では、ベクトル演算器６か
らの例外検出情報Ｅ０と有効ビットレジスタ３から出力
された有効ビットＭ０とを入力として、有効である演算
結果に対して演算例外を検出し例外報告信号Ｅ１を生成
し出力する。演算例外とは、例えば浮動小数点オーバー
フロー、浮動小数点アンダーフロー、固定小数点オーバ
ーフロー、あるいは除算で発生するゼロディバイドなど
のことである。
らの例外検出情報Ｅ０と有効ビットレジスタ３から出力
された有効ビットＭ０とを入力として、有効である演算
結果に対して演算例外を検出し例外報告信号Ｅ１を生成
し出力する。演算例外とは、例えば浮動小数点オーバー
フロー、浮動小数点アンダーフロー、固定小数点オーバ
ーフロー、あるいは除算で発生するゼロディバイドなど
のことである。
【００１２】有効ビット生成回路８では、例外報告信号
Ｅ１と制御信号Ｃとを入力して、新たな有効ビットＭ１
を生成し出力する。これを更に詳しく説明すると、例え
ば、制御信号Ｃが２ビットで構成されていて、Ｃ＝（ｃ
０，ｃ１）で表されるとする。この時、すべての演算結
果に大して有効ビットを全く生成しないならばＣ＝
（０，０），演算例外を発生しない演算結果に対しての
み有効ビットを生成するならばＣ＝（０，１），演算例
外を発生した演算結果に対してのみ有効ビットを生成す
るならばＣ（１，０），すべての演算結果に対して有効
ビットを生成するならばＣ＝（１，１）とコード化され
て有効ビット生成回路８に入力されるとすると、新たな
有効ビットＭ１は、論理式
Ｅ１と制御信号Ｃとを入力して、新たな有効ビットＭ１
を生成し出力する。これを更に詳しく説明すると、例え
ば、制御信号Ｃが２ビットで構成されていて、Ｃ＝（ｃ
０，ｃ１）で表されるとする。この時、すべての演算結
果に大して有効ビットを全く生成しないならばＣ＝
（０，０），演算例外を発生しない演算結果に対しての
み有効ビットを生成するならばＣ＝（０，１），演算例
外を発生した演算結果に対してのみ有効ビットを生成す
るならばＣ（１，０），すべての演算結果に対して有効
ビットを生成するならばＣ＝（１，１）とコード化され
て有効ビット生成回路８に入力されるとすると、新たな
有効ビットＭ１は、論理式
【００１３】
【００１４】で、表すことができる。これを、ゲートレ
ベルで実現したのが図２である。
ベルで実現したのが図２である。
【００１５】図２において、ＮＡＮＤゲート１０、１
１、１２は、それぞれ制御信号ビットｃ０，ｃ１と例外
報告信号Ｅ１を入力し、正論理の信号と不論理の信号を
生成し出力する。次にＮＡＮＤゲート１３、１４、１５
は、それぞれ、ｃ０の否定，ｃ１，Ｅ１の否定と、ｃ
０，ｃ１の否定，Ｅ１と、ｃ０，ｃ１を入力しＮＡＮＤ
論理信号を生成し出力し、ＮＡＮＤゲート１６は、ＮＡ
ＮＤゲート１３、１４、１５の出力を入力しＭ１を生成
し出力する。
１、１２は、それぞれ制御信号ビットｃ０，ｃ１と例外
報告信号Ｅ１を入力し、正論理の信号と不論理の信号を
生成し出力する。次にＮＡＮＤゲート１３、１４、１５
は、それぞれ、ｃ０の否定，ｃ１，Ｅ１の否定と、ｃ
０，ｃ１の否定，Ｅ１と、ｃ０，ｃ１を入力しＮＡＮＤ
論理信号を生成し出力し、ＮＡＮＤゲート１６は、ＮＡ
ＮＤゲート１３、１４、１５の出力を入力しＭ１を生成
し出力する。
【００１６】書き込み制御レジスタ５は、制御部からベ
クトル演算の各演算結果に対応した新たな有効ビットＭ
１のタイミングをはかりながら生成された書き込み制御
情報が入力され格納保持される。有効ビットレジスタ３
は、有効ビット生成回路８から出力された新たな有効ビ
ットＭ１を入力し、書き込み制御レジスタ５の出力であ
る書込み制御情報Ｗに従って、新たな有効ビットＭ１を
順に格納する。
クトル演算の各演算結果に対応した新たな有効ビットＭ
１のタイミングをはかりながら生成された書き込み制御
情報が入力され格納保持される。有効ビットレジスタ３
は、有効ビット生成回路８から出力された新たな有効ビ
ットＭ１を入力し、書き込み制御レジスタ５の出力であ
る書込み制御情報Ｗに従って、新たな有効ビットＭ１を
順に格納する。
【００１７】この様にして生成された新たな有効ビット
は、例えば、次に起動されるベクトル演算命令の有効ビ
ットとして用いれば演算例外を、次のベクトル演算に伝
播させることなく、また、演算結果となるベクトルデー
タをメモリ等に格納する際の有効ビットとして用いれ
ば、メモリ上への格納を抑止することができる。
は、例えば、次に起動されるベクトル演算命令の有効ビ
ットとして用いれば演算例外を、次のベクトル演算に伝
播させることなく、また、演算結果となるベクトルデー
タをメモリ等に格納する際の有効ビットとして用いれ
ば、メモリ上への格納を抑止することができる。
【００１８】なお、ベクトル演算器６がパイプライン構
成の場合は、例外検出回路７、有効ビット生成回路８、
制御信号および書き込み制御レジスタ５も必要に応じた
パイプライン段数を持つこととなる。
成の場合は、例外検出回路７、有効ビット生成回路８、
制御信号および書き込み制御レジスタ５も必要に応じた
パイプライン段数を持つこととなる。
【００１９】
【発明の効果】以上説明したように本発明は、演算例外
を発生した演算結果に対応した有効ビットを生成すると
いう論理構成をとることにより、例えば、演算例外を発
生した演算結果は次なる演算ではもはや不必要である様
な処理を行なう場合、ここで生成した有効ビットを続く
演算の有効ビットとするので、意味のあるデータについ
てのみの演算を次々に実行でき全体の処理時間を短くで
きる。また、この有効ビットから演算例外を発生した要
素番号は容易にソフトウェアを用いて求めることが出来
るため、少ない金物量でソフトウェアに対して演算例外
発生時演算データの要素番号を提供できるという効果も
ある。
を発生した演算結果に対応した有効ビットを生成すると
いう論理構成をとることにより、例えば、演算例外を発
生した演算結果は次なる演算ではもはや不必要である様
な処理を行なう場合、ここで生成した有効ビットを続く
演算の有効ビットとするので、意味のあるデータについ
てのみの演算を次々に実行でき全体の処理時間を短くで
きる。また、この有効ビットから演算例外を発生した要
素番号は容易にソフトウェアを用いて求めることが出来
るため、少ない金物量でソフトウェアに対して演算例外
発生時演算データの要素番号を提供できるという効果も
ある。
【図１】本発明のベクトル演算処理装置の一実施例のブ
ロック図である。
ロック図である。
【図２】図１における有効ビット生成回路の詳細図であ
る。
る。
１，２ ベクトルレジスタ ３ 有効ビットレジスタ ４ 読出しアドレスレジスタ ５ 書込み制御レジスタ ６ ベクトル演算器 ７ 例外検出回路 ８ 有効ビット生成回路 １０，１１，１２，１３，１４，１５，１６ ＮＡＮ
Ｄゲート
Ｄゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/16
Claims (4)
- 【請求項１】 演算要素が格納される複数個のベクトル
レジスタと、該ベクトルレジスタに接続され、演算を行
うベクトル演算器とを備えたベクトル演算処理装置にお
いて、 前記ベクトル演算器で連続に演算実行される各演算要素
対応に、その演算が有効か無効か判断するための有効ビ
ットを保持する有効ビットレジスタと、 前記ベクトル演算器からの例外検出情報と前記有効ビッ
トレジスタからの有効ビットとにより、有効である演算
結果に対して演算例外を検出し、例外報告信号を出力す
る例外検出手段と、 前記例外報告信号に応答して前記演算結果に対する有効
ビットを生成する有効ビット生成手段を有し、 前記演算結果を前記ベクトルレジスタに格納するのに対
応して、 前記生成された有効ビットを前記有効ビットレジスタに
順次格納するようにしたことを特徴とするベクトル演算
処理装置。 - 【請求項２】 前記有効ビット生成手段は、前記例外報
告情報が演算例外を表示していない演算結果においての
み有効ビットを生成することを特徴とする請求項１記載
のベクトル演算処理装置。 - 【請求項３】 前記有効ビット生成手段は、前記例外報
告情報が演算例外を表示している演算結果においてのみ
有効ビットを生成することを特徴とする請求項１記載の
ベクトル演算処理装置。 - 【請求項４】 前記有効ビット生成手段は、前記例外報
告情報が演算例外を表示していない演算結果においての
み有効ビットを生成するか、演算例外を表示している演
算結果においてのみ有効ビットを生成するかを命令によ
って指定できる手段を設けたことを特徴とする請求項１
記載のベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12843492A JP2908117B2 (ja) | 1992-05-21 | 1992-05-21 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12843492A JP2908117B2 (ja) | 1992-05-21 | 1992-05-21 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103303A JPH06103303A (ja) | 1994-04-15 |
| JP2908117B2 true JP2908117B2 (ja) | 1999-06-21 |
Family
ID=14984652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12843492A Expired - Fee Related JP2908117B2 (ja) | 1992-05-21 | 1992-05-21 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908117B2 (ja) |
-
1992
- 1992-05-21 JP JP12843492A patent/JP2908117B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103303A (ja) | 1994-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
|
| LAPS | Cancellation because of no payment of annual fees |