KR960024997A - 다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 - Google Patents
다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 Download PDFInfo
- Publication number
- KR960024997A KR960024997A KR1019940032940A KR19940032940A KR960024997A KR 960024997 A KR960024997 A KR 960024997A KR 1019940032940 A KR1019940032940 A KR 1019940032940A KR 19940032940 A KR19940032940 A KR 19940032940A KR 960024997 A KR960024997 A KR 960024997A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- memory
- neural network
- bus
- processor
- Prior art date
Links
- 238000013528 artificial neural network Methods 0.000 title claims abstract description 11
- 238000005516 engineering process Methods 0.000 claims abstract 3
- 239000000872 buffer Substances 0.000 claims 3
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 238000013500 data storage Methods 0.000 claims 1
- 230000003252 repetitive effect Effects 0.000 claims 1
- 238000003062 neural network model Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/045—Combinations of networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/10—Interfaces, programming languages or software development kits, e.g. for simulating neural networks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biophysics (AREA)
- Health & Medical Sciences (AREA)
- Mathematical Optimization (AREA)
- Software Systems (AREA)
- Biomedical Technology (AREA)
- Evolutionary Computation (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Artificial Intelligence (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Mathematical Physics (AREA)
- Neurology (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
VLSI(Very Large Scale Intergration) 기술을 이용한 디지탈 프로세서 설계에서, 신경망 전용 프로세서의 구현 또는 신경망 전용 병렬 프로세서의 구현에 관한 것이다.
본 발명은 연산의 파이프라인 동작을 위해서 분리된 메모리 구성(WM,XM)을 갖는 메모리 및 범용 레지스터 블럭(10), 프로그램 메모리 및 제어 블럭(11), 각종 연산을 수행하는 연산기 블럭(12) 및 프로세서간 통신을 위한 통신 블럭(13)의 4개의 블럭; 그리고 프로그램용 버스(14)와 데이타용 버스(15)로 분리된 형태의 버스(BUS)로 구성되는 것을 특징으로 하여, 현재의 디지탈 방식의 VLSI 기술을 이용하여 신경망 모델을 시뮬레이션 하기 위한 하드웨어(칩)을 안정성있게 제작할 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 어레이 프로세서의 구조도, 제2도는 어레이 프로세서 연산기의 구조도, 제3도는 어레이 프로세서 메모리의 구조도, 제4도는 어레이 프로세서 통신의 구조도, 제6도는 하드웨어 설계에 중요하게 사용된 신경망모델의 구조도.
Claims (9)
- VLSI 기술을 이용한 신경망 전용 디지탈 프로세서에서, 연산의 파이프라인 동작을 위해서 분리된 메모리구성(WM,XM)을 갖는 메모리 및 범용 레지스터 블럭(10), 프로그램 메모리 및 제어 블럭(11), 2단계 파이프라인 병렬-병렬 곱셈기(20)·병렬 덧셈/뺄셈기(21)·논리기(22) 및 누산기(23)으로 구성되어 필요한 각종 연을 수행하는 연산기 블럭(12) 및 프로세서간 통신을 위한 통신 블럭(13)의 4개의 블럭; 그리고 프로그램을 업/다운 로딩(Up/Down Loading)하기 위한 프로그램용 버스(14)와 데이타를 전달하기 위한 데이타용 버스(15)로 분리된 형태의 버스(BUS)로 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제1항에 있어서, 상기 연산기 블럭(12)는 곱셈 연산을 하는 2단계 파이프라인 병렬-병렬 곱셈기(20), 덧셈과 뺄셈 연산을 하는 병렬 덧셈/뺄셈기(21), 논리 연산 및 이것과 관련되는 연산을 하는 논리기(22), 연산결과를 다시 저장하는 누산기(23), 캐리 플래그(AC)·오버플로우 플래그(AV) 및 누산기의 값이 음수/영/양수를 나타내는 플래그(AN/AZ/AP)를 저장하기 위한 플래그 레지스터(24), 데이타를 임시로 저장하기 위한 레지스터(25)와 데이타 선택용 먹스(MUX)로 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제1항에 있어서, 상기 연산기(12)는 그 곱셈기(20)가 2단계 파이프라인 동작을 하며, 곱셈/뺄셈기와 직렬로 연결되어 3단계 파이프라인 동작을 하는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제3항에 있어서, 상기 연산기(12)는 연속적인 데이타 공급을 위해서, 신경망 모델에 중요한 가중치를 가지고 있는 메모리(WM)(30)와 입력 값을 가지고 있는 메모리(XM)(31)를 분리된 구조의 메모리를 갖는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제4항에 있어서, 상기 연산기(12)의 데이타 경로는 가능한 최단의 경로를 선택하고 프로세서 안에서 흘러가는 데이타의 경로를 균등하게 하기 위해서, 논리기(22)를 누산기(23) 밖에 두고 외부에서 오는 IO 값은 가능한 짧은 경로만을 흘러가도록 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제1항에 있어서, 상기 메모리 및 범용 레지스터 블럭(10)은 변수의 반복적인 사용을 위해서 사용되어 프로세서의 성능을 향상시키는 범용 레지스터; 가중치를 저장하기 위한 sRAM(30), 연속된 메모리 번지들의 그룹을 지정하기 위한 여러개의 포인터 레지스터(32), 주소를 계산하기 위한 덧셈기(34), 및 주소를 임시로 저장하기 위한 레지스터(37)로 구성되는 가중치 메모리(WM); 입력값을 저장하기 위한 sRAM(31), 연속된 메모리 번지들의 그룹을 지정하기 위한 여러개의 포인터 레지스터(33), 주소를 계산하기 위한 증가기(35), 및 주소를 임의로 저장하기 위한 레지스터(37)로 구성되는 입력치 메모리(XM); 및 어레이 프로세서의 외부에서 데이타를 업/다운 로딩(Up/Down Load-ing)하기 위한 주소 버스(38)로 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제1항에 있어서, 상기 통신 블락(13)은 입력을 위하여 상태를 표시하는 플래그(IRS)(47), 데이타 저장을 위한 버퍼(42) 및 데이타 입력시 네개의 데이타중 하나에서 데이타를 선택하여 받아들이는 먹스(MUX) (44)를를 포함하는 입력 포트 블락(40); 출력을 위하여 상태를 표시하는 플래그(ORS)(48), 데이타 저장을 위한 버퍼(43) 및 데이타 출력시 네개의 데이타 버퍼 중 하나의 버퍼에 데이타를 보내기 위해 선택하는 디먹스(DEMUX)(45)를 포함하는 출력 포트 블락(41) 및 데이타를 입출력하기 위한 포트를 미리 지정하여 가지고 있는 레지스터(46)으로 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 제1항에 있어서, 상기 프로세서는 네 방향으로 통신을 하며, 네방향중 통신 방향을 미리 레지스터(46)에정하여 사용하므로 빠른 통신이 가능한 MIMD형 신경망 전용 디지탈 어레이 프로세서.
- 신경망 전용 디지탈 어레이 프로세서로 이루어진 시스템에서, 2-Dimension 형태로 배열된 상기 프로세서(50), 호스트 컴퓨터(53)를 연결하기 위해서 접속회로(51), 외부의 메모리(54)를 접속하기 위한 접속 회로(52), 양방향 데이타 교환이 가능한 데이타 버스(55) 및 호스트 컴퓨터(53)에서 단방향으로 주소를 보내기 위한 주소 버스(56)로 구성되는 것을 특징으로 하는 MIMD형 신경망 전용 디지탈 어레이 프로세서를 이용한 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940032940A KR0138859B1 (ko) | 1994-12-06 | 1994-12-06 | 다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 |
JP7247447A JPH08161282A (ja) | 1994-12-06 | 1995-09-26 | 多重命令語の多重データ型の神経網専用のディジタルアレイプロセッサーおよびこれを利用して構成されたシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940032940A KR0138859B1 (ko) | 1994-12-06 | 1994-12-06 | 다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960024997A true KR960024997A (ko) | 1996-07-20 |
KR0138859B1 KR0138859B1 (ko) | 1998-06-15 |
Family
ID=19400443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940032940A KR0138859B1 (ko) | 1994-12-06 | 1994-12-06 | 다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH08161282A (ko) |
KR (1) | KR0138859B1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3709553B2 (ja) * | 2000-12-19 | 2005-10-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 演算回路および演算方法 |
US7937557B2 (en) * | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
US11544545B2 (en) | 2017-04-04 | 2023-01-03 | Hailo Technologies Ltd. | Structured activation based sparsity in an artificial neural network |
US10387298B2 (en) | 2017-04-04 | 2019-08-20 | Hailo Technologies Ltd | Artificial neural network incorporating emphasis and focus techniques |
US11238334B2 (en) | 2017-04-04 | 2022-02-01 | Hailo Technologies Ltd. | System and method of input alignment for efficient vector operations in an artificial neural network |
US11551028B2 (en) | 2017-04-04 | 2023-01-10 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network |
US11615297B2 (en) | 2017-04-04 | 2023-03-28 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network compiler |
US11501140B2 (en) * | 2018-06-19 | 2022-11-15 | International Business Machines Corporation | Runtime reconfigurable neural network processor core |
US11221929B1 (en) | 2020-09-29 | 2022-01-11 | Hailo Technologies Ltd. | Data stream fault detection mechanism in an artificial neural network processor |
US11263077B1 (en) | 2020-09-29 | 2022-03-01 | Hailo Technologies Ltd. | Neural network intermediate results safety mechanism in an artificial neural network processor |
US11811421B2 (en) | 2020-09-29 | 2023-11-07 | Hailo Technologies Ltd. | Weights safety mechanism in an artificial neural network processor |
US11237894B1 (en) | 2020-09-29 | 2022-02-01 | Hailo Technologies Ltd. | Layer control unit instruction addressing safety mechanism in an artificial neural network processor |
-
1994
- 1994-12-06 KR KR1019940032940A patent/KR0138859B1/ko not_active IP Right Cessation
-
1995
- 1995-09-26 JP JP7247447A patent/JPH08161282A/ja not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPH08161282A (ja) | 1996-06-21 |
KR0138859B1 (ko) | 1998-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110688157B (zh) | 一种计算装置及计算方法 | |
CN109543832B (zh) | 一种计算装置及板卡 | |
KR880011681A (ko) | 메모리연결형 파면어레이 프로세서 | |
CN109522052B (zh) | 一种计算装置及板卡 | |
US8375395B2 (en) | Switch-based parallel distributed cache architecture for memory access on reconfigurable computing platforms | |
JP3573755B2 (ja) | 画像処理プロセッサ | |
WO2019126758A1 (en) | A unified memory organization for neural network processors | |
KR900011167A (ko) | 디지탈신호 처리장치 및 움직임 보상연산방법 | |
KR960024997A (ko) | 다중 명령어 다중 데이타형 신경망 전용 디지탈 어레이 프로세서 및 이를 이용해 구성된 시스템 | |
JPS5840667A (ja) | マイクロプロセツサ | |
US4761754A (en) | Vector processor wherein outputs of vector registers are fixedly coupled to inputs of vector calculators | |
US5347480A (en) | Digital signal processing apparatus | |
Sowa et al. | A data flow computer architecture with program and token memories | |
JPH04260957A (ja) | コンピュータ・システム | |
US5751999A (en) | Processor and data memory for outputting and receiving data on different buses for storage in the same location | |
CN110096307B (zh) | 通信处理器 | |
Loucks et al. | A Vector Processor Based on One-Bit Microprocessors. | |
Burkowski | A multi-user data flow architecture | |
EP0314342B1 (en) | Parallel pipelined computer processor | |
JPS57113144A (en) | Stored program computer | |
El-Khashab et al. | The modular pipeline fast Fourier transform algorithm and architecture | |
JP2006515446A (ja) | 関連アプリケーションを相互参照するカルテシアンコントローラを有するデータ処理システム | |
JP3441847B2 (ja) | データメモリを有するプロセッサ | |
JPH03189868A (ja) | データ処理プロセツサ | |
JP3532026B2 (ja) | 演算装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080214 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |