JP2750183B2 - Method for manufacturing semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置、詳しくはダイナミックラ
ンダムアクセスメモリセル（以下DRAMセルと略す）の製
造方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device, and more particularly, to a method for manufacturing a dynamic random access memory cell (hereinafter abbreviated as DRAM cell).

（従来の技術） 現在、DRAMセルは、１トランジスタ・１キャパシタの
セルが主流であり、キャパシタに蓄積された電荷の有無
で情報を記憶し、トランジスタのオン・オフで読み出
し、書き込み、及び記憶保持等の動作を行っている。こ
こで、種々のリーク要因に対して一定期間記憶状態を保
持するため、キャパシタには、ある一定の容量値が必要
である。また、α線によるソフト・エラー対策及びセン
ス・アンプ感度以上の信号を得るためにも、キャパシタ
は、ある一定の容量値を確保する必要がある。しかし、
DRAMの集積度向上に伴い、小さい面積で一定の容量値を
確保することは増々困難となり、セル構造は三次元化に
向わざるを得ない。(Prior Art) Currently, DRAM cells are mainly one-transistor / one-capacitor cells, which store information based on the presence / absence of electric charge stored in a capacitor, and read, write, and store and hold information by turning on / off a transistor. And so on. Here, the capacitor needs to have a certain capacitance value in order to maintain the memory state for various leak factors for a certain period. Further, in order to take measures against soft errors by α rays and to obtain a signal higher than the sensitivity of the sense amplifier, it is necessary for the capacitor to secure a certain capacitance value. But,
With the improvement in the degree of integration of DRAM, it has become increasingly difficult to secure a constant capacitance value in a small area, and the cell structure must be turned to three-dimensional.

三次元セルの代表的なものには、キャパシタを、ポリ
シリコンを使用して上に積み上げるスタックト・キャパ
シタ・セルといわれるものがある。第２図は、通常使用
されているスタックト・キャパシタ・セルの断面図であ
る。セルは、トランスファゲートとしてのスイッチング
トランジスタ１とキャパシタ２で構成される。キャパシ
タ２は、シリコン基板３に前記スイッチングトランジス
タ１を形成した後、このスイッチングトランジスタ１お
よびフィールド酸化膜４上に積み上げて形成される。そ
のキャパシタ２は、電気蓄積電極５と誘電体薄膜６とプ
レート電極７で構成されており、電荷蓄積電極５は第１
層間絶縁膜８に開けたコンタクト孔９を通して前記スイ
ッチングトランジスタ１のソース・ドレインの一方の不
純物拡散層10aに接続される。そして、このキャパシタ
２を形成した後、基板３上の全面は第２層間絶縁膜11で
覆われ、その上にはビットライン12が形成され、さらに
その上の表面全体は保護膜13で覆われる。ビットライン
12は、層間絶縁膜8,11に開けられたコンタクト孔14を通
してスイッチングトランジスタ１のソース・ドレインの
他方の不純物拡散層10bに接続されている。A typical three-dimensional cell is a so-called stacked capacitor cell in which a capacitor is stacked on top using polysilicon. FIG. 2 is a sectional view of a commonly used stacked capacitor cell. The cell includes a switching transistor 1 as a transfer gate and a capacitor 2. The capacitor 2 is formed by forming the switching transistor 1 on the silicon substrate 3 and then stacking the switching transistor 1 on the switching transistor 1 and the field oxide film 4. The capacitor 2 is composed of an electric storage electrode 5, a dielectric thin film 6, and a plate electrode 7.
The switching transistor 1 is connected to one of the impurity diffusion layers 10a of the source and the drain through a contact hole 9 formed in the interlayer insulating film 8. After the formation of the capacitor 2, the entire surface of the substrate 3 is covered with a second interlayer insulating film 11, a bit line 12 is formed thereon, and the entire surface is further covered with a protective film 13. . Bit line
Reference numeral 12 is connected to the other impurity diffusion layer 10b of the source / drain of the switching transistor 1 through a contact hole 14 formed in the interlayer insulating films 8 and 11.

この通常型スタックト・キャパシタ・セルで、キャパ
シタ２を形成するためのフォトリソ・グラフィ使用回数
は３回である。電荷蓄積電極５をソース・ドレインの一
方の不純物拡散層10aに接続するためのコンタクト孔９
の形成、電荷蓄積電極５の形成、プレート電極７の形成
の際の各１回、計３回である。In this conventional stacked capacitor cell, photolithography is used three times to form the capacitor 2. A contact hole 9 for connecting the charge storage electrode 5 to one of the source / drain impurity diffusion layers 10a.
, The formation of the charge storage electrode 5, and the formation of the plate electrode 7, once each.

この通常型スタックト・キャパシタ・セルは、１メガ
ビットDRAM,4メガビットDRAMで使用される。しかし、16
メガビットDRAM以降の高集積DRAMを考えた場合、このス
タックト・キャパシタでも充分な容量値を確保できなく
なる恐れがある。This conventional stacked capacitor cell is used in 1-Mbit DRAM and 4-Mbit DRAM. But 16
When considering a highly integrated DRAM after a megabit DRAM, there is a risk that a sufficient capacitance value cannot be secured even with this stacked capacitor.

16メガビットDRAM以降、スタックト・キャパシタで充
分な容量値を確保するため、種々の工夫がなされてい
る。第３図は、'89シンポジューム・オン・VLSIテクノ
ロジ（'89 Symposium on VLSI Technology）で提案があ
り、シンポジューム・オン・VLSIテクノロジ・テクニカ
ル・ダイジェスト'89（Symposium on VLSI Technology
Technical Digest '89）（８−５）P69〜70に開示され
るセル構造の製造工程断面図である。Since the 16-Mbit DRAM, various devices have been devised to secure a sufficient capacitance value with a stacked capacitor. Fig. 3 shows a proposal for the '89 Symposium on VLSI Technology, and the Symposium on VLSI Technology Technical Digest '89.
It is a manufacturing process sectional view of the cell structure disclosed by Technical Digest '89) (8-5) P69-70.

まず第３図（ａ）で示すように、シリコン基板21上に
アイソレーション領域22（この場合はフィールド・シー
ルド・アイソレーション法を使用している）を形成後、
トランスファゲートスイッチングトランジスタのゲート
電極（ワードラインとして延在する）23を形成する。さ
らに、同図のようにセルフアライメントでサイドウォー
ルスペーサ24を形成し、その後、薄いシリコン窒化膜を
形成し、その一部分をフォトリソエッチング工程で除去
することによりSiNマスク層25を形成する。First, as shown in FIG. 3 (a), after forming an isolation region 22 (in this case, a field shield isolation method is used) on a silicon substrate 21,
A gate electrode (extending as a word line) 23 of the transfer gate switching transistor is formed. Further, as shown in the figure, a side wall spacer 24 is formed by self-alignment, then a thin silicon nitride film is formed, and a part thereof is removed by a photolithographic etching process to form a SiN mask layer 25.

次に、ポリシリコンを堆積後、該ポリシリコンをフォ
トリソ・エッチング工程でパターニングすることによ
り、第３図（ｂ）に示すようにポリシリコンパッド26を
形成する。Next, after depositing polysilicon, the polysilicon is patterned by a photolithographic etching process to form a polysilicon pad 26 as shown in FIG. 3 (b).

次に、第３図（ｃ）に示すように、CVD法で厚い酸化
膜27を堆積し、該酸化膜27を平坦化した後、該酸化膜27
にフォトリソエッチング工程で前記ポリシリコンパッド
26上で穴28を開け、さらにポリシリコン29を堆積させ
る。Next, as shown in FIG. 3C, a thick oxide film 27 is deposited by a CVD method, and after the oxide film 27 is planarized, the oxide film 27 is removed.
The polysilicon pad in a photolithographic etching process.
A hole 28 is made on 26 and polysilicon 29 is deposited.

次に、異方性エッチングによりポリシリコン29をエッ
チングし、該ポリシリコン29を前記穴28の側面にのみ残
した後、第３図（ｄ）に示すようにCVD酸化膜27をウェ
ットエッチングにより除去する。この時、第３図（ａ）
で形成したSiNマスク層25がエッチングストッパとな
る。Next, the polysilicon 29 is etched by anisotropic etching, and the polysilicon 29 is left only on the side surfaces of the holes 28. Then, as shown in FIG. 3D, the CVD oxide film 27 is removed by wet etching. I do. At this time, FIG.
The SiN mask layer 25 formed by the above becomes an etching stopper.

しかる後、残存ポリシリコン29とポリシリコンパッド
26からなるキャパシタの電荷蓄積電極の表面にキャパシ
タ誘電体薄膜を形成した後、全面にポリシリコンを堆積
させ、そのポリシリコンをフォトリソエッチング工程で
パターニングすることにより、第３図（ｅ）に示すよう
にキャパシタのプレート電極30を形成する。After that, the remaining polysilicon 29 and polysilicon pad
After a capacitor dielectric thin film is formed on the surface of the charge storage electrode of the capacitor made of 26, polysilicon is deposited on the entire surface and the polysilicon is patterned by a photolithography etching step, as shown in FIG. Then, a plate electrode 30 of the capacitor is formed.

その後は第３図（ｆ）に示すように厚く絶縁膜31を堆
積させた後、ビットラインとトランスファゲートスイッ
チングトランジスタのソース・ドレインの一方とを接続
するための穴32を前記絶縁膜31に開け、その穴32をこの
場合はタングステン（Ｗ）33で埋め込む。Thereafter, a thick insulating film 31 is deposited as shown in FIG. 3 (f), and a hole 32 for connecting a bit line to one of the source and the drain of the transfer gate switching transistor is formed in the insulating film 31. The hole 32 is filled with tungsten (W) 33 in this case.

このような方法によれば、キャパシタの電荷蓄積電極
はポリシリコン29により一部上方に筒状に突出したよう
に形成され、その部分においては内側，外側の両面を容
量として使用できるようになるので、64メガビットDRAM
対応セルサイズでも、キャパシタは充分な容量を確保で
きる。According to such a method, the charge storage electrode of the capacitor is formed so as to protrude partly upward in a cylindrical shape by the polysilicon 29, and in this portion, both the inner and outer surfaces can be used as capacitance. , 64 megabit DRAM
Even with the corresponding cell size, the capacitor can secure sufficient capacity.

（発明が解決しようとする課題） しかるに、この第３図の改良型スタックト・キャパシ
タ・セルでは、キャパシタを形成するためにフォトリソ
グラフィ工程が第３図（ａ），（ｂ），（ｃ），（ｅ）
で１回ずつ、計４回必要となり、第２図の通常型スタッ
クト・キャパシタ・セルより１回増えるので、工程が長
くなり、製造コストが高くなるという問題点がある。ま
た、ポリシリコンパッド26は有底筒状電荷蓄積電極の底
部を形成するものであるが、第３図（ｃ）で酸化膜27に
穴28を形成する時もこのポリシリコンパッド26がない
と、サイドウォールスペーサ24がエッチングされて、該
サイドウォールスペーサ24で電荷蓄積電極と基板（より
詳細にはトランスファゲートスイッチングトランジスタ
のソース・ドレインの一方の拡散層）とのコンタクト部
を、穴28の形成ずれに係わらずセルフアライン的に決め
ることができなくなる。しかし、このポリシリコンパッ
ド26を予め形成しておかなければならないことは、より
工程を長くする問題点がある。また、このポリシリコン
パッド26の形成は、電荷蓄積電極を形成する上で２回ポ
リシリコンの堆積工程を必要とすることになるので、電
荷蓄積電極の形成上からも問題がある。(Problems to be Solved by the Invention) However, in the improved stacked capacitor cell of FIG. 3, a photolithography step is performed to form a capacitor in FIGS. 3 (a), (b), (c), and (c). (E)
4 times each, which is a total of four times, which is one time more than that of the normal stacked capacitor cell shown in FIG. 2, resulting in a problem that the process becomes longer and the manufacturing cost becomes higher. The polysilicon pad 26 forms the bottom of the bottomed cylindrical charge storage electrode. However, when the hole 28 is formed in the oxide film 27 in FIG. Then, the sidewall spacers 24 are etched, and the sidewall spacers 24 form contact holes between the charge storage electrodes and the substrate (more specifically, one of the source and drain diffusion layers of the transfer gate switching transistor) to form holes 28. Self-alignment cannot be determined regardless of the deviation. However, the fact that the polysilicon pad 26 must be formed in advance has a problem that the process becomes longer. In addition, since the formation of the polysilicon pad 26 requires two polysilicon deposition steps to form the charge storage electrode, there is a problem in forming the charge storage electrode.

この発明は上記の点に鑑みなされたもので、電荷蓄積
電極の内面および外面を容量形成に利用して大容量とし
得るキャパシタを従来の問題点を解決して、しかもより
工程を簡略にして形成することができる半導体記憶装置
の製造方法を提供することを目的とする。The present invention has been made in view of the above points, and solves the conventional problem of forming a capacitor capable of increasing the capacity by using the inner surface and the outer surface of the charge storage electrode for forming the capacitance, and further simplifying the process. It is an object of the present invention to provide a method for manufacturing a semiconductor memory device that can perform the above.

（課題を解決するための手段） この発明では次のような製造方法とする。まず、半導
体基板の表面に選択的にフィールド絶縁膜を形成して該
基板をアクティブ領域とフィールド領域に分けた後、ゲ
ート電極の側壁にサイドウォールを有する構造でトラン
スファゲートスイッチングトランジスタとしてのMOSト
ランジスタを前記アクティブ領域に形成する。その後、
基板上の全面に下から薄い酸化膜，薄い窒化膜，厚い酸
化膜の３層構造の絶縁膜を形成する。その３層構造絶縁
膜に、前記MOSトランジスタのソース・ドレインの一方
の拡散層上において、かつゲート電極側壁のサイドウォ
ールおよびフィールド絶縁膜上にかかって、ただしそれ
らは残してコンタクトホールを開ける。その後、前記サ
イドウォールおよびフィールド絶縁膜の露出表面を含む
前記コンタクトホールの側面および底面ならびに前記３
層構造絶縁膜の表面の全面に多結晶半導体層を形成し、
さらにその上の全面に絶縁膜を形成して前記コンタクト
ホールを埋込む。その後、その絶縁膜を全面異方性エッ
チングによりコンタクトホール内にのみ残した後、その
残存絶縁膜をマスクとして、前記３層構造絶縁膜表面の
露出した多結晶半導体層を除去することにより、該多結
晶半導体層をコンタクトホール内にのみ有底筒状に残
し、有底筒状のキャパシタの電荷蓄積電極を形成する。
その後、コンタクトホール内の残存絶縁膜と３層構造絶
縁膜の上層酸化膜を、３層構造においては中間層の窒化
膜をマスクとして同時に除去し、さらに中間層の窒化膜
を除去することにより、３層構造絶縁膜の下層酸化膜上
に前記電荷蓄積電極の上方側部分を突出させる。その
後、有底筒状の電荷蓄積電極の内面，外面および上端面
にキャパシタ誘電体薄膜を形成し、さらに有底筒状の電
荷蓄積電極をその内側および外側から覆うようにキャパ
シタのプレート電極を形成する。(Means for Solving the Problems) The present invention employs the following manufacturing method. First, after selectively forming a field insulating film on the surface of a semiconductor substrate and dividing the substrate into an active region and a field region, a MOS transistor as a transfer gate switching transistor having a structure having a sidewall on a side wall of a gate electrode is formed. It is formed in the active area. afterwards,
An insulating film having a three-layer structure of a thin oxide film, a thin nitride film, and a thick oxide film is formed from below on the entire surface of the substrate. A contact hole is formed on the three-layer structure insulating film, on one of the source / drain diffusion layers of the MOS transistor, and on the side wall of the gate electrode side wall and the field insulating film. Thereafter, the side and bottom surfaces of the contact hole including the exposed surfaces of the sidewall and the field insulating film, and
Forming a polycrystalline semiconductor layer over the entire surface of the layered insulating film,
Further, an insulating film is formed on the entire surface to fill the contact hole. Then, after leaving the insulating film only in the contact hole by the entire surface anisotropic etching, the remaining insulating film is used as a mask to remove the exposed polycrystalline semiconductor layer on the surface of the three-layer structure insulating film. The charge storage electrode of the bottomed cylindrical capacitor is formed by leaving the polycrystalline semiconductor layer in the bottomed cylindrical shape only in the contact hole.
After that, the remaining insulating film in the contact hole and the upper oxide film of the three-layer structure insulating film are simultaneously removed using the intermediate nitride film as a mask in the three-layer structure, and further the intermediate nitride film is removed. An upper portion of the charge storage electrode is projected on the lower oxide film of the three-layer insulating film. Thereafter, a capacitor dielectric thin film is formed on the inner surface, outer surface, and upper end surface of the bottomed cylindrical charge storage electrode, and a capacitor plate electrode is formed so as to cover the bottomed cylindrical charge storage electrode from inside and outside. I do.

また、この発明では、上記製造方法において、多結晶
半導体層を全面に形成した後、その上の全面に形成され
る絶縁膜は不純物ドープの絶縁膜とし、この絶縁膜の形
成後、この絶縁膜から前記多結晶半導体層に導電性をも
たせるために不純物を拡散によりドーピングする。Further, according to the present invention, in the above manufacturing method, after forming the polycrystalline semiconductor layer over the entire surface, the insulating film formed over the entire surface is an impurity-doped insulating film. In order to impart conductivity to the polycrystalline semiconductor layer, impurities are doped by diffusion.

（作 用） 上記製造方法では、基板上に形成されコンタクトホー
ルが開けられる絶縁膜を、下から薄い酸化膜，薄い窒化
膜，厚い酸化膜の３層構造としている。これにより、サ
イドウォールやフィールド絶縁膜を多結晶半導体層（ポ
リシリコンパッド）で覆っておかなくても、これらを正
確に残して絶縁膜にコンタクトホールを開けられる。す
なわち、３層構造絶縁膜にコンタクトホールを開ける場
合、まず上層の厚い酸化膜をエッチングするが、この厚
い上層酸化膜のエッチングに関しては、エッチングレー
トを速くしても、中間層の窒化膜をエッチングのエンド
ポイント検出用に使用して、エンドポイントモニタの波
形から上層酸化膜除去時点で制御性良くエッチングをス
トップさせることができる。引き続き薄い窒化膜と薄い
酸化膜をエッチングするが、これらは薄いから、エッチ
ングレートと膜厚から算出した時間管理のみでも制御性
よく、これらを除去した時点でエッチングをストップさ
せることができる。この時、このエッチング時間は、エ
ンドポイントモニタの波形から、窒化膜がなくなった時
点からの酸化膜のみのエッチング時間としてもよい。こ
のように上記３層構造絶縁膜によればエッチングを制御
性よく行うことができ、したがって、マスクとしての多
結晶半導体層で覆っておかなくても例えば第１図（ｄ）
に示すようにサイドウォールとフィールド絶縁膜を正確
に残してコンタクトホールを開けることが可能となる。
そして、上述のようにマスクとしての多結晶半導体層を
必要としなければ、それだけ工程が短くなる。また、サ
イドウォールとフィールド絶縁膜が正確に残れば、これ
らの上に上述のように広げてコンタクトホールを開けて
電荷蓄積電極の面積の拡大を図れる。また、サイドウォ
ールとフィールド絶縁膜が正確に残れば、コンタクトホ
ールの形成ずれに係わらず、電荷蓄積電極と拡散層との
コンタクト部はサイドウォールとフィールド絶縁膜で例
えば第１図（ｇ）に示すようにセルフアライン的に正確
に決まるようになる。ということは、コンタクトホール
を開ける際、合わせ余裕をとる必要がなくなり、セル面
積を小さくできる。(Operation) In the above manufacturing method, the insulating film formed on the substrate and in which a contact hole is opened has a three-layer structure of a thin oxide film, a thin nitride film, and a thick oxide film from below. Thereby, even if the sidewalls and the field insulating film are not covered with the polycrystalline semiconductor layer (polysilicon pad), a contact hole can be opened in the insulating film while leaving them accurately. That is, when a contact hole is formed in a three-layer insulating film, the upper thick oxide film is first etched. Regarding the etching of the thick upper oxide film, even if the etching rate is increased, the nitride film of the intermediate layer is etched. , The etching can be stopped with good controllability at the time of removing the upper oxide film from the waveform of the endpoint monitor. Subsequently, the thin nitride film and the thin oxide film are etched, but since they are thin, the etching can be stopped at the time when these are removed with good controllability only by time management calculated from the etching rate and the film thickness. At this time, the etching time may be the etching time of only the oxide film from the time when the nitride film disappears, based on the waveform of the endpoint monitor. As described above, according to the three-layer structure insulating film, etching can be performed with good controllability. Therefore, even if it is not covered with the polycrystalline semiconductor layer as a mask, for example, FIG.
As shown in (1), it is possible to form a contact hole while leaving the sidewall and the field insulating film accurately.
If the polycrystalline semiconductor layer as a mask is not required as described above, the process is shortened accordingly. Further, if the sidewalls and the field insulating film are accurately left, they can be spread on these as described above to form contact holes, thereby increasing the area of the charge storage electrode. Further, if the sidewall and the field insulating film remain accurately, the contact portion between the charge storage electrode and the diffusion layer is formed of the sidewall and the field insulating film, for example, as shown in FIG. In this way, it is determined in a self-aligned manner. That is, when opening the contact hole, it is not necessary to provide a margin for alignment, and the cell area can be reduced.

上記のようにして開けられたコンタクトホール内には
有底筒状に電荷蓄積電極が形成される。上記この発明の
製造方法では、コンタクトホール内にセルフアラインで
埋込められた絶縁膜と異方性エッチングを用いてセルフ
アラインで有底筒状電荷蓄積電極が形成される。この電
荷蓄積電極形成がセルフアラインとなることなどによ
り、この発明ではキャパシタ形成に関してフォトリソグ
ラフィ工程は２回のみとなる。コンタクトホール形成時
に１回、プレート電極の形成時に１回、計２回となる。
さらに電荷蓄積電極を形成するための多結晶半導体層の
形成工程は１回のみとなる。The charge storage electrode is formed in the bottomed cylindrical shape in the contact hole opened as described above. In the manufacturing method of the present invention, the bottomed cylindrical charge storage electrode is formed in a self-aligned manner by using the insulating film embedded in the contact hole by the self-alignment and the anisotropic etching. Due to the fact that the formation of the charge storage electrode is self-aligned, the photolithography step for forming the capacitor is only performed twice in the present invention. One time when forming the contact hole and once when forming the plate electrode, a total of two times.
Furthermore, the step of forming a polycrystalline semiconductor layer for forming a charge storage electrode is performed only once.

また、前記コンタクトホール内の埋込み絶縁膜は、異
方性エッチング時のマスクとして作用するが、この絶縁
膜として不純物ドープの絶縁膜を用いれば、この絶縁膜
からの不純物拡散により電荷蓄積電極に導電性をもたせ
るために不純物をドープすることが可能となる。The buried insulating film in the contact hole functions as a mask at the time of anisotropic etching. If an impurity-doped insulating film is used as the insulating film, conductive impurities are diffused from the insulating film to the charge storage electrode. It is possible to dope impurities to impart properties.

また、この埋込み絶縁膜は電荷蓄積電極形成後除去さ
れるが、前記コンタクトホールが開けられる絶縁膜が前
述のように３層構造であれば、その中間層の窒化膜をマ
スクとして３層構造絶縁膜のエッチング量を正確に制御
して、該３層絶縁膜の上層酸化膜とコンタクトホール内
の埋込み絶縁膜を同時に除去することが可能となる。Although the buried insulating film is removed after the formation of the charge storage electrode, if the insulating film in which the contact hole is formed has a three-layer structure as described above, the three-layer insulating film is formed using the intermediate nitride film as a mask. By precisely controlling the etching amount of the film, the upper oxide film of the three-layer insulating film and the buried insulating film in the contact hole can be removed at the same time.

（実施例） 以下この発明の一実施例を第１図に参照して説明す
る。(Embodiment) An embodiment of the present invention will be described below with reference to FIG.

まず第１図（ａ）に示すように、Ｐ型シリコン基板41
をLOCOS法により選択酸化し、約5000Åの厚いフィール
ド酸化膜42を選択的に形成することにより、基板41をア
クティブ領域とフィールド領域に分ける。次に、基板41
上にゲート酸化膜43を約160Å厚に形成し、その上にLPC
VD法でポリシリコン44を厚さ3000Å程度に堆積させ、こ
のポリシリコン44に通常の方法で不純物（リン）をドー
ピングする。さらにそのポリシリコン44上にCVD法で酸
化膜45を厚さ3000Å程度に堆積させる。しかる後、この
酸化膜45とポリシリコン44さらにはゲート酸化膜43をフ
ォトリソエッチング工程でゲートパターニングすること
により、基板41のアクティブ領域に残存ポリシリコン44
からなるMOSトランジスタのゲート電極46を形成し、そ
の上下のみに酸化膜45とゲート酸化膜43を残す。この
時、同時に残存ポリシリコン44によってワードライン47
がフィールド酸化膜42上に形成され、その上に酸化膜45
が残る。しかる後、前記３層構造のゲート電極部をマス
クとしてイオン注入法でリン（Ｐ）を基板41に注入する
ことにより、ゲート電極部両側の基板41内にLDD構造用
のN^-層48を形成する。First, as shown in FIG. 1A, a P-type silicon substrate 41 is formed.
Is selectively oxidized by the LOCOS method to selectively form a thick field oxide film 42 of about 5000 °, thereby dividing the substrate 41 into an active region and a field region. Next, the substrate 41
A gate oxide film 43 is formed to a thickness of about 160 mm on the
Polysilicon 44 is deposited to a thickness of about 3000 ° by the VD method, and the polysilicon 44 is doped with an impurity (phosphorus) by an ordinary method. Further, an oxide film 45 is deposited on the polysilicon 44 to a thickness of about 3000 ° by a CVD method. Thereafter, the oxide film 45, the polysilicon 44, and the gate oxide film 43 are subjected to gate patterning in a photolithography etching step, so that the remaining polysilicon 44 in the active region of the substrate 41 is formed.
A gate electrode 46 of a MOS transistor is formed, and an oxide film 45 and a gate oxide film 43 are left only above and below. At this time, the word line 47 is simultaneously formed by the remaining polysilicon 44.
Is formed on the field oxide film 42, and an oxide film 45 is formed thereon.
Remains. Thereafter, phosphorus (P) is implanted into the substrate 41 by ion implantation using the gate electrode portion having the three-layer structure as a mask to form the N ^- layer 48 for the LDD structure in the substrate 41 on both sides of the gate electrode portion. I do.

次に全面にCVD法により酸化膜を約3000Å堆積させた
後、これを異方性ドライエッチングでエッチングするこ
とにより、前記３層構造ゲート電極部の側壁に第１図
（ｂ）に示すように酸化膜サイドウォール49を形成す
る。この時同時にフィールド酸化膜42上の２層構造ワー
ドライン部の側壁にも酸化膜サイドウォール49が形成さ
れる。しかる後、３層構造ゲート電極部およびその側壁
のサイドウォール49をマスクとしてAsを基板41にイオン
注入法で注入することにより、サイドウォール49両側の
基板41内にLDD構造用のN⁺層50を形成する。以上で、N^-
層48とN⁺層50からなるLDD構造のソース・ドレイン拡散
層51a,51bを有するMOSトランジスタ（トランスファゲー
トとしてのスイッチングトランスタ）52が完成する。Next, an oxide film is deposited on the entire surface by the CVD method at about 3000 ° C., and then this is etched by anisotropic dry etching, so that the side wall of the three-layer structure gate electrode portion is formed as shown in FIG. An oxide film sidewall 49 is formed. At this time, an oxide film sidewall 49 is also formed on the side wall of the word line portion of the two-layer structure on the field oxide film 42 at the same time. Thereafter, As is implanted into the substrate 41 by the ion implantation method using the three-layer structure gate electrode portion and the side wall 49 on the side wall as a mask, so that the N ⁺ layer 50 for the LDD structure is formed in the substrate 41 on both sides of the side wall 49. To form Or more, N ^-
A MOS transistor (switching translator as a transfer gate) 52 having source / drain diffusion layers 51a and 51b having an LDD structure including the layer 48 and the N ⁺ layer 50 is completed.

次に、基板41上の全面にCVD法で第１図（ｃ）に示す
ように酸化膜53を1000〜3000Å、ここでは約1000Å堆積
させる。さらにその上にLPCVD法によりシリコン窒化膜5
4を200〜1000Å、ここでは約500Å堆積させ、さらにそ
の上にCVD法により厚く（5000〜20000Å、ここでは1000
0Å）酸化膜55、具体的にはBPSG膜を堆積させる。その
後、900℃15分程度窒素雰囲気中でアニールを実施し、
酸化膜55の表面を平坦にする。以上で、表面が平坦な３
層構造の絶縁膜56が基板41上に完成する。なお、このよ
うな３層構造絶縁膜56は、バイアスECR法により堆積と
同時に平坦化されるようにしてもよい。Next, as shown in FIG. 1 (c), an oxide film 53 is deposited on the entire surface of the substrate 41 by a CVD method at 1000 to 3000 °, here about 1000 °. Furthermore, a silicon nitride film 5 is formed thereon by LPCVD.
4 is deposited at 200 to 1000 mm, here about 500 mm, and further thickened by CVD (5000 to 20000 mm, 1000 mm here).
0Å) An oxide film 55, specifically, a BPSG film is deposited. After that, annealing is performed in a nitrogen atmosphere at 900 ° C for about 15 minutes,
The surface of oxide film 55 is flattened. Above, 3 with a flat surface
An insulating film 56 having a layer structure is completed on the substrate 41. Note that such a three-layer insulating film 56 may be planarized at the same time as the deposition by the bias ECR method.

次にこの３層構造絶縁膜56に、第１図（ｄ）に示すよ
うにMOSトランジスタ52の一方の拡散層51a上で、かつゲ
ート電極部側壁のサイドウォール49上およびフィールド
酸化膜42上にかかってコンタクトホール57を通常のフォ
トリソエッチング法により開ける。この時、３層構造絶
縁膜56はまず上層の厚い酸化膜55を異方性エッチングで
エッチングするが、この厚い上層酸化膜55のエッチング
に関しては、エッチングレートを速くしても、中間層の
シリコン窒化膜54をエッチングのエンドポイント検出用
に使用して制御性よくエッチングすることができ、シリ
コン窒化膜54が露出した時点でエンドポイントモニタに
より正確にエッチングをストップさせることができる。
引き続き薄いシリコン窒化膜54と薄い酸化膜53をエッチ
ングするが、これらは薄いから、エッチングレートと膜
厚から算出した時間管理のみでも制御性よくエッチング
することができ、これらが除去された時点でエッチング
を正確にストップさせることができる。この時、管理す
るエッチング時間は、エンドポンイントモニタの波形か
ら、シリコン窒化膜54がなくなった時点からの酸化膜53
のみのエッチング時間としてもよい。このように３層構
造絶縁膜56によればエッチングを制御性よく行うことが
でき、したがってマスクとしての多結晶半導体層でサイ
ドウォール49およびフィールド酸化膜42を覆っておかな
くても、これらを正確に残してコンタクトホール57を開
けることができる。Next, as shown in FIG. 1 (d), the three-layer structure insulating film 56 is formed on one of the diffusion layers 51a of the MOS transistor 52, and on the sidewall 49 on the side wall of the gate electrode portion and on the field oxide film 42. Then, a contact hole 57 is opened by a normal photolithographic etching method. At this time, the three-layer structure insulating film 56 first etches the thick upper oxide film 55 by anisotropic etching. Regarding the etching of the thick upper oxide film 55, even if the etching rate is increased, the silicon of the intermediate layer is etched. Etching can be performed with good controllability by using the nitride film 54 for detecting the endpoint of the etching, and the etching can be accurately stopped by the endpoint monitor when the silicon nitride film 54 is exposed.
Subsequently, the thin silicon nitride film 54 and the thin oxide film 53 are etched, but since they are thin, etching can be performed with good controllability only by controlling the time calculated from the etching rate and the film thickness. Can be stopped accurately. At this time, the etching time to be managed depends on the waveform of the end-point monitor, and the oxide film 53 from the point when the silicon nitride film 54 disappears.
Only the etching time may be used. As described above, according to the three-layer insulating film 56, etching can be performed with good controllability. Therefore, even if the side walls 49 and the field oxide film 42 are not covered with the polycrystalline semiconductor layer as a mask, these can be accurately formed. And the contact hole 57 can be opened.

次に、サイドウォール49およびフィールド酸化膜42の
露出表面を含むコンタクトホール57の側面および底面な
らびに３層構造絶縁膜56の表面の全面に第１図（ｅ）に
示すようにポリシリコン58をLPCVD法で約1000Å堆積さ
せる。さらにその上の全面に不純物ドープの絶縁膜とし
てAsSG膜（ヒ素ドープの酸化膜）59をCVD法により堆積
させ、コンタクトホール57を埋め込む。その後、900℃1
5分程度のアニールを実施することにより、AsSG膜59中
のAsを低抵抗化のために（導電性をもたせるために）ポ
リシリコン58に固相拡散させ、同時にAsSG膜59の表面を
平坦にする。Next, as shown in FIG. 1E, a polysilicon 58 is LPCVD over the side and bottom surfaces of the contact holes 57 including the exposed surfaces of the side walls 49 and the field oxide film 42 and the entire surface of the three-layered structure insulating film 56. Deposit about 1000 mm by the method. Further, an AsSG film (arsenic-doped oxide film) 59 as an impurity-doped insulating film is deposited on the entire surface by CVD to fill the contact hole 57. Then 900 ° C1
By performing annealing for about 5 minutes, solid phase diffusion of As in the AsSG film 59 into the polysilicon 58 is performed to lower the resistance (to impart conductivity), and at the same time, the surface of the AsSG film 59 is flattened. I do.

次に、AsSG膜59をドライエッチングで全面異方性エッ
チングすることにより、このAsSG膜59を第１図（ｆ）に
示すようにコンタクトホール57内にのみ残す。Next, the AsSG film 59 is anisotropically etched by dry etching to leave the AsSG film 59 only in the contact hole 57 as shown in FIG. 1 (f).

その後、コンタクトホール57内に残存したAsSG膜59を
マスクとして、酸化膜55の表面上に露出したポリシリコ
ン58を第１図（ｇ）に示すようにドライエッチングで除
去する。これにより、ポリシリコン58はコンタクトホー
ル57内に有底筒状に残り、有底筒状のキャパシタの電荷
蓄積電極60がセルフアラインで形成される。Thereafter, using the AsSG film 59 remaining in the contact hole 57 as a mask, the polysilicon 58 exposed on the surface of the oxide film 55 is removed by dry etching as shown in FIG. 1 (g). As a result, the polysilicon 58 remains in the contact hole 57 in a bottomed cylindrical shape, and the charge storage electrode 60 of the bottomed cylindrical capacitor is formed in a self-aligned manner.

次に、３層構造絶縁膜56の上層酸化膜55とコンタクト
ホール57内の残存AsSG膜59を、フッ酸系ウエットエッチ
ングで第１図（ｈ）に示すように同時に除去する。この
時、３層構造絶縁膜56においては、中間層のシリコン窒
化膜54がエッチングストッパとして作用する。したがっ
て、このエッチングストッパで３層構造絶縁膜56のエッ
チング量を正確に制御して、AsSG膜59と上層酸化開膜55
を同時に除去することが可能となる。その後、３層構造
絶縁膜56の中間層シリコン窒化膜54も熱リン酸ウエット
エッチングにより除去する。これらにより、有底筒状電
荷蓄積電極60は中空状となり、かつ上方側部分は酸化膜
55（薄くなった絶縁膜56）の上方に突出した構造とな
る。Next, the upper oxide film 55 of the three-layer structure insulating film 56 and the remaining AsSG film 59 in the contact hole 57 are simultaneously removed by hydrofluoric acid-based wet etching as shown in FIG. At this time, in the three-layer insulating film 56, the silicon nitride film 54 of the intermediate layer functions as an etching stopper. Therefore, the etching amount of the three-layer insulating film 56 is accurately controlled by the etching stopper, and the AsSG film 59 and the upper oxide open film 55 are formed.
Can be simultaneously removed. Thereafter, the intermediate silicon nitride film 54 of the three-layer insulating film 56 is also removed by hot phosphoric acid wet etching. As a result, the bottomed cylindrical charge storage electrode 60 becomes hollow, and the upper part is an oxide film.
The structure protrudes above 55 (the thinned insulating film 56).

次に、有底筒状電荷蓄積電極60の内面，外面および上
端面を含む全面に第１図（ｉ）に示すようにキャパシタ
誘電体薄膜61、具体的にはシリコン窒化膜を５〜10nm程
度LPCVD法により堆積させ、さらにその欠陥密度低減，
耐圧向上のために900℃前後のウエット酸素雰囲気中で
アニールを施す。次にそのキャパシタ誘電体薄膜61を挾
んで有底筒状電荷蓄積電極60の内面，外面および上端面
を含む全面を覆うようにプレート電極となるポリシリコ
ン62を約2000ÅLPCVD法で堆積させ、これに通常のリン
拡散法により不純物を導入する。Next, as shown in FIG. 1 (i), a capacitor dielectric thin film 61, specifically, a silicon nitride film is formed on the entire surface including the inner surface, outer surface, and upper end surface of the bottomed cylindrical charge storage electrode 60 by about 5 to 10 nm. Deposition by LPCVD method, further reducing the defect density,
Annealing is performed in a wet oxygen atmosphere at around 900 ° C. to improve the breakdown voltage. Next, polysilicon 62 serving as a plate electrode is deposited by an LPCVD method so as to cover the entire surface including the inner surface, outer surface and upper end surface of the bottomed cylindrical charge storage electrode 60 with the capacitor dielectric thin film 61 interposed therebetween. Impurities are introduced by a normal phosphorus diffusion method.

しかる後、このポリシリコン62をフォトリソエッチン
グ工程によりパターニングして第１図（ｊ）に示すよう
に電荷蓄積電極60部分および必要部分にのみ残すことに
より、この有底筒状の電荷蓄積電極60をその内側および
外側から覆うプレート電極63を形成する。この時、キャ
パシタ誘電体薄膜61もプレート電極63と同一形状にパタ
ーニングされる。Thereafter, the polysilicon 62 is patterned by a photolithographic etching process and is left only in the charge storage electrode 60 portion and the necessary portion as shown in FIG. 1 (j), whereby the bottomed cylindrical charge storage electrode 60 is formed. A plate electrode 63 covering the inside and outside is formed. At this time, the capacitor dielectric thin film 61 is also patterned into the same shape as the plate electrode 63.

しかる後、同第１図（ｊ）に示すように全面に層間絶
縁膜としてBPSG膜64をCVD法により6000Å程度堆積さ
せ、このBPSG膜64の平坦化のためのアニールを900℃で1
5分程度行う。Thereafter, as shown in FIG. 1 (j), a BPSG film 64 is deposited on the entire surface as an interlayer insulating film by a CVD method for about 6000 °, and annealing for flattening the BPSG film 64 is performed at 900 ° C. for 1 hour.
Perform for about 5 minutes.

そして、平坦化されたBPSG膜64とその下の酸化膜53に
対して通常のフォトリソエッチング工程により、第１図
（ｋ）に示すごとくMOSトランジスタ52のソース・ドレ
インの他方の拡散層51bに貫通するようにコンタクトホ
ール65を開ける。Then, the planarized BPSG film 64 and the oxide film 53 thereunder are penetrated through the other diffusion layer 51b of the source / drain of the MOS transistor 52 as shown in FIG. The contact hole 65 is opened as shown in FIG.

その後、LPCVD法でポリシリコンを1500Å堆積させ、
イオン注入法でリンをポリシリコンに導入した後、その
ポリシリコンを通常のフォトリソエッチング工程により
パターニングすることにより、前記コンタクトホール65
を通して前記拡散層51bに接続されるビットライン66をB
PSG膜64上に第１図（ｋ）に示すように形成する。最後
に、その上の全表面に同第１図（ｋ）に示すようにパッ
シベーション膜67を形成する。Then, 1500 ポ リ of polysilicon is deposited by LPCVD,
After phosphorus is introduced into polysilicon by an ion implantation method, the polysilicon is patterned by a normal photolithography etching step, so that the contact hole 65 is formed.
The bit line 66 connected to the diffusion layer 51b through B
It is formed on the PSG film 64 as shown in FIG. 1 (k). Finally, a passivation film 67 is formed on the entire surface as shown in FIG. 1 (k).

なお、このような一実施例では、第１図（ｅ）で全面
に形成されコンタクトホール57を埋める不純物ドープの
絶縁膜としてAsSG膜59を使用したが、不純物ドープのSO
G膜（スピン・オン・ガラス膜）、その他不純物ドープ
の絶縁膜を用いて同様の方法とすることもできる。In this embodiment, the AsSG film 59 is used as the impurity-doped insulating film formed on the entire surface and filling the contact hole 57 in FIG.
A similar method can be employed using a G film (spin-on-glass film) or another impurity-doped insulating film.

（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、基板上に形成されコンタクトホールが開けられる
絶縁膜を下から薄い酸化膜，薄い窒化膜，厚い酸化膜の
３層構造としたから、前記コンタクトホールを開ける
際、トランスファゲートスイッチングトランジスタのゲ
ート電極側壁のサイドウォールおよびフィールド絶縁膜
上にかかって開ける場合においても、それらを多結晶半
導体層のマスクで覆っておかなくても、それらを正確に
残してコンタクトホールを開けることができる。そし
て、多結晶半導体層のマスクが不要となることにより工
程の短縮化を図ることができる。(Effects of the Invention) As described above in detail, according to the manufacturing method of the present invention, the insulating film formed on the substrate and in which the contact hole is opened is formed of a thin oxide film, a thin nitride film, and a thick oxide film from below. Because of the layer structure, when the contact holes are opened, even when the contact holes are opened on the sidewalls and the field insulating film of the gate electrode side wall of the transfer gate switching transistor, they must be covered with the mask of the polycrystalline semiconductor layer. However, the contact holes can be opened by leaving them accurately. Further, since a mask for the polycrystalline semiconductor layer is not required, the number of steps can be reduced.

また、前記コンタクトホール内に有底筒状の電荷蓄積
電極をセルフアラインで形成できる。したがって、電荷
蓄積電極パターニングのためのフォトリソエッチング工
程を省略することができ、製造工程を簡略化できる。こ
の発明によれば、キャパシタ形成に関してフォトリソエ
ッチング工程は、コンタクトホール形成とプレート電極
パターニングの２回であり、これは、第３図の改良型従
来例の４回に比較しては勿論のこと、第２図の通常型従
来例の３回に比べても少ない。したがって、製造コスト
を下げることができる。さらに、電荷蓄積電極をセルフ
アラインで形成できれば、スタックト・キャパシタ製造
で最も困難であった電荷蓄積電極パターニングを容易と
して、歩留り、能率を上げることができる。さらにこの
発明によれば、電荷蓄積電極形成工程に関する多結晶半
導体層の形成工程も１回のみとし得、より工程の簡略化
を図れる。Further, a bottomed cylindrical charge storage electrode can be formed in the contact hole by self-alignment. Therefore, the photolithography etching step for patterning the charge storage electrode can be omitted, and the manufacturing process can be simplified. According to the present invention, the photolithography etching step for forming the capacitor is two times of the contact hole formation and the plate electrode patterning. This is, of course, compared with the four times of the improved conventional example shown in FIG. The number is smaller than three times of the normal type conventional example shown in FIG. Therefore, manufacturing costs can be reduced. Furthermore, if the charge storage electrode can be formed in a self-aligned manner, the patterning of the charge storage electrode, which has been the most difficult in the manufacture of a stacked capacitor, can be facilitated, and the yield and efficiency can be increased. Further, according to the present invention, the polycrystalline semiconductor layer forming step related to the charge storage electrode forming step can be performed only once, and the process can be further simplified.

また、電荷蓄積電極をセルフアラインで形成するため
に、コンタクトホール内にセルフアラインで埋込む絶縁
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷蓄積電極に低抵抗化のための
不純物をドープすることが可能となり、不純物ドープ工
程を新たに付け加える必要がないので、工程を簡略化で
きる。In addition, if the charge storage electrode is formed in a self-aligned manner, if an impurity-doped insulating film is used as the insulation embedded in the contact hole by the self-alignment, the resistance of the charge storage electrode can be reduced by diffusing impurities from the insulating film. Can be doped, and there is no need to newly add an impurity doping step, so that the step can be simplified.

さらに、コンタクトホールが開けられる絶縁膜が前述
のように３層構造である場合、中間層の窒化膜をマスク
として３層構造絶縁膜のエッチング量を正確に制御し
て、該３層構造絶縁膜の上層酸化膜とコンタクトホール
内の埋込み絶縁膜を同時に除去することができ、より工
程の簡略化を図ることができる。Further, when the insulating film in which the contact hole is opened has a three-layer structure as described above, the etching amount of the three-layer insulating film is accurately controlled by using the nitride film of the intermediate layer as a mask, and the three-layer insulating film is formed. The upper oxide film and the buried insulating film in the contact hole can be removed at the same time, and the process can be further simplified.

これらから、この発明の方法は16メガビットDRAMは勿
論のこと64メガビットDRAMに充分適用可能で、DRAM技術
の発展に大きく貢献する。From these, the method of the present invention is sufficiently applicable not only to 16 Mbit DRAM but also to 64 Mbit DRAM, and greatly contributes to the development of DRAM technology.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の通常型スタックト
・キャパシタ・セルを示す断面図、第３図は改良型スタ
ックト・キャパシタ・セルの製造工程断面図である。 41……Ｐ型シリコン基板、42……フィールド酸化膜、46
……ゲート電極、49……サイドウォール、51a……拡散
層、52……MOSトランジスタ、53……酸化膜、54……シ
リコン窒化膜、55……酸化膜、56……３層構造絶縁膜、
57……コンタクトホール、58……ポリシリコン、59……
AsSG膜、60……電荷蓄積電極、61……キャパシタ誘電体
薄膜、63……プレート電極。FIG. 1 is a sectional view showing a step of an embodiment of a method of manufacturing a semiconductor memory device according to the present invention, FIG. 2 is a sectional view showing a conventional ordinary stacked capacitor cell, and FIG. 3 is an improved stacked capacitor. It is sectional drawing of the manufacturing process of a cell. 41: P-type silicon substrate, 42: Field oxide film, 46
... gate electrode, 49 ... side wall, 51a ... diffusion layer, 52 ... MOS transistor, 53 ... oxide film, 54 ... silicon nitride film, 55 ... oxide film, 56 ... three-layer insulating film ,
57 …… Contact hole, 58… Polysilicon, 59 ……
AsSG film, 60 ... Charge storage electrode, 61 ... Capacitor dielectric thin film, 63 ... Plate electrode.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】（ａ）半導体基板の表面に選択的にフィー
ルド絶縁膜を形成して該基板をアクティブ領域とフィー
ルド領域に分けた後、ゲート電極の側壁にサイドウォー
ルを有する構造でトランスファゲートスイッチングトラ
ンジスタとしてのMOSトランジスタを前記アクティブ領
域に形成する工程と、 （ｂ）その後、基板上の全面に下から薄い酸化膜，薄い
窒化膜，厚い酸化膜の３層構造の絶縁膜を形成する工程
と、 （ｃ）その３層構造絶縁膜に、前記MOSトランジスタの
ソース・ドレインの一方の拡散層上において、かつゲー
ト電極側壁のサイドウォールおよびフィールド絶縁膜上
にかかって、ただしそれらは残してコンタクトホールを
開ける工程と、 （ｄ）前記サイドウォールおよびフィールド絶縁膜の露
出表面を含む前記コンタクトホールの側面および底面な
らびに前記３層構造絶縁膜の表面の全面に多結晶半導体
層を形成し、さらにその上の全面に絶縁膜を形成して前
記コンタクトホールを押込む工程と、 （ｅ）その絶縁膜を全面異方性エッチングによりコンタ
クトホール内にのみ残す工程と、 （ｆ）その残存絶縁膜をマスクとして、前記３層構造絶
縁膜表面の露出した多結晶半導体層を除去することによ
り、該多結晶半導体層をコンタクトホール内にのみ有底
筒状に残し、有底筒状のキャパシタの電荷蓄積電極を形
成する工程と、 （ｇ）その後、コンタクトホール内の残存絶縁膜と３層
構造絶縁膜の上層酸化膜を、３層構造においては中間層
の窒化膜をマスクとして同時に除去し、さらに中間層の
窒化膜を除去することにより、３層構造絶縁膜の下層酸
化膜上に前記電荷蓄積電極の上方側部分を突出させる工
程と、 （ｈ）その後、有底筒状の電荷蓄積電極の内面，外面お
よび上端面にキャパシタ誘電体薄膜を形成し、さらに有
底筒状の電荷蓄積電極をその内側および外側から覆うよ
うにキャパシタのプレート電極を形成する工程とを具備
してなる半導体記憶装置の製造方法。(A) A field insulating film is selectively formed on a surface of a semiconductor substrate, the substrate is divided into an active region and a field region, and transfer gate switching is performed in a structure having a sidewall on a side wall of a gate electrode. Forming a MOS transistor as a transistor in the active region; and (b) forming an insulating film having a three-layer structure of a thin oxide film, a thin nitride film, and a thick oxide film from below on the entire surface of the substrate. (C) the contact hole over the three-layer structure insulating film, on one of the source / drain diffusion layers of the MOS transistor, and on the side wall of the gate electrode side wall and on the field insulating film; (D) the contact hole including an exposed surface of the sidewall and the field insulating film. Forming a polycrystalline semiconductor layer on the entire surface of the side and bottom surfaces and the surface of the three-layer structure insulating film, further forming an insulating film on the entire surface thereof, and pressing in the contact hole; (F) leaving the film only in the contact hole by anisotropic etching over the entire surface; and (f) removing the exposed polycrystalline semiconductor layer on the surface of the three-layer structure insulating film using the remaining insulating film as a mask. Forming a charge storage electrode of the bottomed cylindrical capacitor by leaving the crystalline semiconductor layer only in the contact hole in a bottomed cylindrical shape; and (g) thereafter, the remaining insulating film in the contact hole and the three-layered insulating film In the three-layer structure, the upper oxide film is simultaneously removed using the nitride film of the intermediate layer as a mask, and the nitride film of the intermediate layer is further removed. (H) thereafter, forming a capacitor dielectric thin film on the inner surface, outer surface, and upper end surface of the bottomed cylindrical charge storage electrode; and further, forming a bottomed cylindrical charge storage electrode. Forming a plate electrode of the capacitor so as to cover the inner and outer sides of the capacitor. 【請求項２】多結晶半導体層を全面に形成した後、その
上の全面に形成される絶縁膜は不純物ドープの絶縁膜と
し、この絶縁膜の形成後、この絶縁膜から前記多結晶半
導体層に導電性をもたせるために不純物を拡散によりド
ーピングすることを特徴とする請求項（１）記載の半導
体記憶装置の製造方法。2. After forming a polycrystalline semiconductor layer over the entire surface, an insulating film formed over the entire surface is an impurity-doped insulating film. After forming the insulating film, the insulating film is removed from the polycrystalline semiconductor layer. 2. The method according to claim 1, wherein an impurity is doped by diffusion in order to impart conductivity to the semiconductor memory device.