JPH02260453A - Semiconductor memory device and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に係わり、特にダイナミック型
ＲＡＭ（１）ＲＡＭ）のセル構造およびその製造方法に
関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, and particularly to a cell structure of a dynamic RAM (1) RAM) and a manufacturing method thereof.
（従来の技術）
一個のＭＯＳトランジスタと一個のキャパシタによりメ
モリセルを構成するいわゆるＭＯ９型ＤＲＡＭは高集積
化の一途を辿っている。高集積化に伴って情報を記憶す
るキャパシタの面積が減少し、従って蓄積される電荷量
が減少する。この結果、メモリ内容が破壊されるといっ
た問題（ソフトエラー）が生じている。(Prior Art) The so-called MO9 type DRAM, in which a memory cell is composed of one MOS transistor and one capacitor, is becoming increasingly highly integrated. As integration becomes higher, the area of a capacitor that stores information decreases, and therefore the amount of stored charge decreases. As a result, a problem (soft error) occurs in which memory contents are destroyed.
このような問題を解決するため、多結晶シリコン等で形
成されたストレージ・ノードをシリコン基板上に形成し
、キャパシタの占有面積を拡大してキャパシタの容量を
増やし、蓄積される電荷量を増大させる方法が提案され
ている。To solve these problems, a storage node made of polycrystalline silicon or the like is formed on a silicon substrate, increasing the area occupied by the capacitor, increasing the capacitance of the capacitor, and increasing the amount of charge stored. A method is proposed.
第１６図（ａ）、 （ｂ）、 、（ｃ）は、そのような
りＲＡＭの一例を示す平面図とそのＡ−Ａ’断面図、Ｂ
−８’断面図である。図では隣接する２ビット分を示し
ている。FIGS. 16(a), (b), 16(c) are a plan view showing an example of such a RAM, a sectional view taken along line AA', and FIG. 16(c).
-8' sectional view. The figure shows two adjacent bits.
１０１はｐ型Ｓｉ基板であり、１０５は素子分離絶縁膜
である。８１基板１０１上にストレージ・ノード・コン
タクト１１２を介して５例えば多結晶シリコンを用いて
ストレージ・ノード電極１１３が形成されている。 Ｍ
ＯＳキャパシタは、 このストレージ・ノード電極１１
３の表面にキャパシタ絶縁膜１１４を介してプレート電
極１１５を堆積することによって得られる。101 is a p-type Si substrate, and 105 is an element isolation insulating film. A storage node electrode 113 is formed on a substrate 101 via a storage node contact 112 using, for example, polycrystalline silicon. M
The OS capacitor is connected to this storage node electrode 11.
This is obtained by depositing a plate electrode 115 on the surface of the capacitor 3 with a capacitor insulating film 114 interposed therebetween.
またキャパシタ領域に隣接する位置にＭＯＳトランジス
タが形成されている。即ち、ゲート絶縁膜１０９を介し
てゲート電極１１０が形成され、このゲート電極をマス
クとして不純物をイオン注入して、ソース、ドレイン拡
散層であるｎ型層１０７が形成されている。この様なセ
ルをスタックド・キャパシタ・セルと呼ぶ。Furthermore, a MOS transistor is formed at a position adjacent to the capacitor region. That is, a gate electrode 110 is formed through a gate insulating film 109, and impurity ions are implanted using this gate electrode as a mask to form an n-type layer 107 which is a source and drain diffusion layer. Such cells are called stacked capacitor cells.
このスタックド・キャパシタ・セルは、ストレージ・ノ
ート電極１１３を素子分離領域１０５の上まで拡大でき
る。また、さらに、ストレート・ノード部の拡散層は、
ストレージ・ノード電極１１３の下の拡散層１０７の領
域だけとなり、 アルファ線により発生した電荷を収集
する拡散層の面積が極めて小さく、ソフト・エラーに強
いセル構造となっている。This stacked capacitor cell allows the storage note electrode 113 to be extended above the element isolation region 105. Furthermore, the diffusion layer of the straight node part is
There is only a region of the diffusion layer 107 under the storage node electrode 113, and the area of the diffusion layer that collects charges generated by alpha rays is extremely small, resulting in a cell structure that is resistant to soft errors.
しかし、このセル構造でも、第１のキャパシタ電極、即
ちストレージ・ノード電極の表面積に制限があり、メモ
リセル占有面積の縮小に伴ない蓄積電荷量が減少せざる
を得ない。However, even in this cell structure, there is a limit to the surface area of the first capacitor electrode, that is, the storage node electrode, and as the area occupied by the memory cell is reduced, the amount of stored charge is inevitably reduced.
（発明が解決しようとする課題）
以上のように、従来のスタック・キャパシタ・セル構造
を持つＤＲＡＭでは、蓄積容量が減少すること等により
、高集積化が困難であった。(Problems to be Solved by the Invention) As described above, in the DRAM having the conventional stacked capacitor cell structure, it is difficult to achieve high integration due to the reduction in storage capacity.
本発明は、この様な問題点を解決したＤＲＡＭとその製
造方法を提供することを目的とする。An object of the present invention is to provide a DRAM and a method for manufacturing the same that solves these problems.
（課題を解決するための手段）
本発明は、ＭＯＳトランジスタと、このＭＯＳトランジ
スタのソース、ドレインの一方の領域に接続された第１
のキャパシタ電極と、この第１のキャパシタ電極をおお
って絶縁膜を介して設けられた第２のキャパシタ電極と
を備え、前記第１のキャパシタ電極はその周縁に沿って
突起部が設けられた事を特徴とする半導体記憶装置を提
供するものである。(Means for Solving the Problem) The present invention includes a MOS transistor and a first transistor connected to one of the source and drain regions of the MOS transistor.
a capacitor electrode, and a second capacitor electrode provided through an insulating film to cover the first capacitor electrode, and the first capacitor electrode is provided with a protrusion along its periphery. The present invention provides a semiconductor memory device characterized by:
また本発明は半導体基板にＭＯＳトランジスタを形成す
る工程と、このＭＯＳ トランジスタのソース。The present invention also relates to a process of forming a MOS transistor on a semiconductor substrate and a source of this MOS transistor.
ドレインの一方の領域に接続された第１の導体膜を形成
する工程と、この第１の導体膜の周縁に側壁残し技術を
用いて第２の導体膜からなる突起部を形成し前記第１、
第２の導体膜により第１のキャパシタ電極を形成する工
程と、この第１のキャパシタ電極をおおって絶縁膜を介
して第２のキャパシタ電極を形成する工程とを備えた事
を特徴とする半導体記憶装置の製造方法を提供するもの
である。forming a first conductor film connected to one region of the drain; forming a protrusion made of a second conductor film on the periphery of the first conductor film using a sidewall leaving technique; ,
A semiconductor comprising the steps of forming a first capacitor electrode using a second conductor film, and forming a second capacitor electrode covering the first capacitor electrode with an insulating film interposed therebetween. A method for manufacturing a storage device is provided.
（作 用）
本発明のメモリセルを用いると、第１のキャパシタ電極
面積を大きくすることができる。(Function) By using the memory cell of the present invention, the area of the first capacitor electrode can be increased.
（実 施 例） 以下、本発明の詳細な説明する。(Example) The present invention will be explained in detail below.
第１図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）は、一実
施例のＤＲＡＭのビット線方向に隣接する２ビット分を
示す平面図（ａ）と、そのＡ−Ａ’断面図（ｂ）、Ｂ−
８’断面図（ｃ）およびＣ−Ｃ’断面図（ｄ）である。FIGS. 1(a), (b), (c), and (d) are a plan view (a) showing two bits adjacent in the bit line direction of a DRAM according to an embodiment, and a cross section taken along the line AA'. Figure (b), B-
8' sectional view (c) and CC' sectional view (d).
ｐ型シリコン基板１の素子分離絶縁膜２で分離されたメ
モリセル内に、ゲート絶縁膜３を介してゲート電極４に
よりＭＯＳトランジスタが形成されている。ビット線１
０はビット線コンタクト９によりｎ型拡散層に接続され
ている。ストレージ・ノード電極１３はビット線ｌＯお
よび層間絶縁膜１１の上に位置し、ストレージ・ノード
・コンタクト１２によりｎ型拡散層５に接続されている
。そのためキャパシタ容量としてストレージ°ノード電
極１３の周縁の凸状突起になった両側面を利用する構造
の場合でもビット線の加工は影響を受けない。ストレー
ジ・ノード電極１３の上にはキャパシタ絶縁膜１４およ
びキャパシタ電極１５が形成されている。キャパシタ電
極１５はビット線１０の上部に存在するため、キャパシ
タ電極１５にビット線コンタクトを形成するための窓明
けの加工をする必要がない。このためキャパシタ電極の
加工はメモリセル内については必要ない。A MOS transistor is formed by a gate electrode 4 with a gate insulating film 3 interposed in a memory cell separated by an element isolation insulating film 2 of a p-type silicon substrate 1 . bit line 1
0 is connected to the n-type diffusion layer by a bit line contact 9. Storage node electrode 13 is located on bit line IO and interlayer insulating film 11 and is connected to n-type diffusion layer 5 through storage node contact 12 . Therefore, even in the case of a structure in which both side surfaces of the periphery of the storage node electrode 13 having convex projections are used as capacitor capacitance, the processing of the bit line is not affected. A capacitor insulating film 14 and a capacitor electrode 15 are formed on the storage node electrode 13. Since the capacitor electrode 15 is located above the bit line 10, there is no need to process a window for forming a bit line contact on the capacitor electrode 15. Therefore, processing of the capacitor electrode is not necessary inside the memory cell.
第２図〜第１０図は、第１図の実施例の製造工程を示す
平面図（８）とＡ−Ａ’断面図（ｂ）、Ｂ−８’断面図
（ｃ）およびｃ−ｃ’断面図（ｄ）である。これらの図
面を用いて、具体的にその製造工程を説明する。（ａ）
図における太線は各工程で付加されるノ（ターンを示し
ている。FIGS. 2 to 10 are a plan view (8) showing the manufacturing process of the embodiment shown in FIG. It is a sectional view (d). The manufacturing process will be specifically explained using these drawings. (a)
The thick lines in the figure indicate the turns added in each process.
まず、第２図に示すように比抵抗５オーム・ａｍ程度の
ｐ型Ｓ１基板１に、 ５０ｎｇｏ厚の酸化膜１７を形成
し、シリコン窒化膜１８をパターニングし、これをマス
クにボロンを注入しチャンネルストツバ不純物層１６を
形成する。First, as shown in FIG. 2, an oxide film 17 with a thickness of 50 nanometers is formed on a p-type S1 substrate 1 with a specific resistance of about 5 ohm/am, a silicon nitride film 18 is patterned, and boron is implanted using this as a mask. A channel stopper impurity layer 16 is formed.
次に、第３図に示すよえに５選択酸化法により例えば５
００ｎ鵬のシリコン酸化膜により素子分離絶縁膜２を形
成する。この時の酸化により、チャンネル・ストツバ不
純物層１６は、素子分離絶縁膜の下および横方向に拡散
する。この素子分離形成法は、−例であって、例えばＳ
Ｌ基板に溝（トレンチ）を形成し、その溝に絶縁膜等を
埋込む、いわゆるトレンチ分離などの他の素子分離形成
法を用いてもかまわない。Next, as shown in FIG. 3, for example, 5
The element isolation insulating film 2 is formed of a silicon oxide film of 00nm. Due to the oxidation at this time, the channel/stopper impurity layer 16 is diffused laterally and under the element isolation insulating film. This element isolation formation method is an example, for example, S
Other element isolation formation methods such as so-called trench isolation, in which a trench is formed in the L substrate and an insulating film or the like is buried in the trench, may be used.
次に、第４図に示すように、ゲート絶縁膜３を例えば厚
さ熱酸化によりＩｏｎｓ厚程度形成し、多結晶シリコン
を２００ｎｍ厚程度全面に堆積し、さらにＣＶＤ法等に
より、２００ｎｍ厚程度の層間絶縁ＩＩ６を全面に堆積
する。そして反応性イオンエツチングにより、ゲート電
極４および層間絶縁膜６をパターニングする。このゲー
ト電極４および層間絶縁膜６をマスクに全面に例えばヒ
素またはリンのイオン注入を行い、ｎ型層５を形成する
。この拡散層の深さは１例えば１５０ｒ＋ｍ程度になる
。その後、ＣＶＤ法等により１１００ｎ厚程度の例えば
シリコン窒化膜（Ｓｉ３Ｎ４）から成る層間絶縁膜６′
を全面に堆積し、反応性イオンエツチング技術により全
面をエツチンングしてゲート電極４の側面に層間絶縁膜
６′を自己整合して残置する。Next, as shown in FIG. 4, a gate insulating film 3 is formed to a thickness of approximately 1000 nm by thermal oxidation, polycrystalline silicon is deposited on the entire surface to a thickness of approximately 200 nm, and then a gate insulating film 3 is deposited to a thickness of approximately 200 nm by a CVD method or the like. Interlayer insulation II6 is deposited over the entire surface. Gate electrode 4 and interlayer insulating film 6 are then patterned by reactive ion etching. Using gate electrode 4 and interlayer insulating film 6 as a mask, ions of, for example, arsenic or phosphorus are implanted over the entire surface to form n-type layer 5. The depth of this diffusion layer is approximately 150 r+m, for example. Thereafter, an interlayer insulating film 6' made of, for example, a silicon nitride film (Si3N4) with a thickness of about 1100 nm is formed by a CVD method or the like.
is deposited on the entire surface, and the entire surface is etched using a reactive ion etching technique to leave an interlayer insulating film 6' on the side surface of the gate electrode 4 in a self-aligned manner.
次に、第５図に示すように、全面に層間絶縁膜８を３０
０ ｎｍ厚程度堆積し通常のメルト工程を用いて平坦化
した後ビット線コンタクト９を反応性イオンエツチング
により開口する４層間絶縁膜は、例えばＣＶＤ Ｓｉｎ
、膜をｌＯｎｍ、そしてＢＰＳＧ膜を３５０ｎａｉ。Next, as shown in FIG.
The four-layer insulating film, which is deposited to a thickness of about 0 nm, planarized using a normal melt process, and then opened by reactive ion etching to form the bit line contact 9, is made of, for example, CVD Sin.
, the film is 1Onm, and the BPSG film is 350nai.
更にＰＳＧｌｌを２５０ｎｍの厚さ堆積し、９００℃で
ＰＳＧ、 ＢＰＳＧ膜をメルトし、 フッ化アンモニウ
ム液でＰＳＧ膜と、表層部ＢＰＳＧ膜をエツチングして
得る。開口後さらに、例えばＣＶＤ法により多結晶シリ
コン、次いでスパッタ法やＥＢ蒸着法によりモリブデン
シリサイドを全面に堆積し、反応性イオンエツチングに
より両者をエツチングしてビット線１０をパターニング
する。基板段差がさほど大きくないので眉間絶縁膜８は
容易に平坦化できるのでパターニングに問題は生じない
。また、そのコンタクト段差も比較的小さくて済むので
ビット線の被覆性に問題が生じることはない。Further, PSGll is deposited to a thickness of 250 nm, the PSG and BPSG films are melted at 900° C., and the PSG film and the surface layer BPSG film are etched with an ammonium fluoride solution. After opening, polycrystalline silicon is deposited over the entire surface by, for example, CVD, and then molybdenum silicide is deposited over the entire surface by sputtering or EB evaporation, and both are etched by reactive ion etching to pattern the bit line 10. Since the substrate level difference is not so large, the glabellar insulating film 8 can be easily flattened, so no problem occurs in patterning. Further, since the contact level difference can be relatively small, there is no problem in covering the bit line.
次に、第６図に示すように、全面に層間絶縁膜１１、を
２００ｎｍ厚程度になる様に通常のメルト工程を用いて
平坦化した後、全面にシリコン窒化膜（Ｓｉ３Ｎ４）
１１．を例えば２００ｒｖ＋厚程度堆積した後ストレー
ジ・ノード・コンタクト１２を反応性イオンエッチ。Next, as shown in FIG. 6, after flattening the interlayer insulating film 11 to a thickness of about 200 nm on the entire surface using a normal melt process, a silicon nitride film (Si3N4) is formed on the entire surface.
11. After depositing, for example, about 200 rv+ thickness, the storage node contact 12 is reactive ion etched.
ングで開口する。層間絶縁膜１１工は、例えばｃｖｏ
ｓｉｏ、膜５０ｎｓ＋、 ＢＰＳＧ ３００ｎｍ、 Ｐ
ＳＧ ２５０ｎｍとし、層間絶縁膜８と同様にメルト、
エツチングして形成する。Open by pressing the button. The interlayer insulating film 11 is made of, for example, CVO.
sio, film 50ns+, BPSG 300nm, P
SG is 250 nm, and like the interlayer insulating film 8, melt,
Form by etching.
次に、第７図に示すように、全面に例えば第１の多結晶
シリコン１３を例えば５０ｎｍ厚堆積し、ヒ素のイオン
注入により、ドーピングをした後、全面にＣＶＤ法によ
りシリコン酸化膜１４を厚さ３００ｎｍ程度堆積し１反
応性イオンエツチングにより、従来のストレージ、ノー
ド電極の形に加工する。このとき、各シリコン酸化膜１
４の間隔Ｓはリソグラフィー技術で実現できる最小の幅
（例えば０．５−程度）と駿、蓄積電荷量（Ｃｓ）を大
きくする機番へする。Next, as shown in FIG. 7, for example, a first polycrystalline silicon 13 is deposited to a thickness of 50 nm on the entire surface, and after doping is performed by arsenic ion implantation, a silicon oxide film 14 is deposited on the entire surface to a thickness of 50 nm. The film is deposited to a thickness of about 300 nm and processed into a conventional storage and node electrode shape by reactive ion etching. At this time, each silicon oxide film 1
The interval S of 4 is set to the minimum width (for example, about 0.5 mm) that can be realized by lithography technology, and the number that increases the amount of accumulated charge (Cs).
次に、第８図に示すように全面に例えば第２の多結晶シ
リコンｌ１１１５を例えば１１００ｎ厚堆積し、 ヒ素
（Ａｓ）のイオン注入によりドーピングする。このとき
、第１の多結晶膜１３と接触した界面において電気的な
導通が得られる様にイオン注入条件を設定する。Next, as shown in FIG. 8, second polycrystalline silicon l1115, for example, is deposited to a thickness of, for example, 1100 nm over the entire surface, and doped by arsenic (As) ion implantation. At this time, ion implantation conditions are set so that electrical continuity is obtained at the interface in contact with the first polycrystalline film 13.
次に第９図に示すように、全面を例えば反応性イオンエ
ツチングにより異方性エツチングし、第１および第２の
多結晶シリコン膜１３．１５をエツチングしシリコン酸
化膜１４の側壁および下面に残置する。この様な工程を
とり、ストレージ・ノード電極（第１の多結晶シリコン
膜１３と第２の多結晶シリコン膜１５）を形成すると、
隣接するキャパシタ電極間の距１１（Ｓ’）は第７図に
おける間隔Ｓより約０．２１だけ縮めることができスト
レージ・ノード電極の面積を大きくでき蓄積容量を増大
させることができる。 その後、第１０図に示すように
ＣＶＤ法によりシリコン窒化膜を全面に厚さｌＯｎｍ程
度堆積し１次に９００℃の水蒸気雰囲気中で３０分程度
酸化し、キャパシタ絶縁膜１７を形成する。この例では
キャパシタ絶感膜１７はシリコン窒化膜とシリコン酸化
膜の積層構造になるが、シリコン酸化膜単層や、Ｔａ２
Ｏ，膜とシリコン窒化膜の積層構造等、キャパシタ絶縁
膜として利用できる他の材料でもかまわない。Next, as shown in FIG. 9, the entire surface is anisotropically etched by, for example, reactive ion etching, and the first and second polycrystalline silicon films 13 and 15 are etched and left on the side walls and bottom surface of the silicon oxide film 14. do. When the storage node electrodes (first polycrystalline silicon film 13 and second polycrystalline silicon film 15) are formed by such a process,
The distance 11 (S') between adjacent capacitor electrodes can be reduced by about 0.21 from the spacing S in FIG. 7, making it possible to increase the area of the storage node electrode and increase the storage capacitance. Thereafter, as shown in FIG. 10, a silicon nitride film is deposited to a thickness of about 10 nm over the entire surface by the CVD method, and then oxidized for about 30 minutes in a steam atmosphere at 900° C. to form a capacitor insulating film 17. In this example, the capacitor insulating film 17 has a laminated structure of a silicon nitride film and a silicon oxide film, but a single layer of silicon oxide film or a Ta2
Other materials that can be used as a capacitor insulating film, such as a laminated structure of an O2 film and a silicon nitride film, may also be used.
最後に、多結晶シリコンを全面に堆積し、ヒ素やリンの
イオン注入またはリン拡散等によりプレート電極１８と
して、セル部の基本構造が完成する。Finally, polycrystalline silicon is deposited over the entire surface, and a plate electrode 18 is formed by ion implantation of arsenic or phosphorus, phosphorus diffusion, etc., and the basic structure of the cell portion is completed.
プレート電極１８はメモリセルアレイに対し共通電極と
して形成でき、ビット線コンタクトのための開口は不要
となる。Plate electrode 18 can be formed as a common electrode for the memory cell array, eliminating the need for an opening for bit line contact.
本実施例においては、ストレージ・ノード電極１３、１
５およびプレート電極１８には多結晶シリコンを用いた
が、他の材料（例えばＷなど）を用いてもよい。In this embodiment, storage node electrodes 13, 1
5 and the plate electrode 18, polycrystalline silicon is used, but other materials (eg, W, etc.) may be used.
第１１図〜第１５図は、本発明の他の実施例のストレー
ジ・ノード電極の作り方についてのＤＲＡＭのビット線
方向に隣接する２ピット分を示す平面図（ａ）と、その
Ａ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（Ｃ）およびＣ
−Ｃ′断面図（ｄ）である。FIGS. 11 to 15 are a plan view (a) showing two pits adjacent to each other in the bit line direction of a DRAM regarding how to make a storage node electrode according to another embodiment of the present invention, and its A-A' Cross-sectional view (b), BB' cross-sectional view (C) and C
-C' sectional view (d).
まず第１１図〜第１３図を用いて、第１の他の実施例に
ついて説明する。First, a first alternative embodiment will be described using FIGS. 11 to 13.
第１図の実施例では、第１の多結晶シリコン膜１３をＣ
ＶＤ酸化膜１４をマスクにエツチングしないで、第２の
多結晶シリコン膜１５と同時にエツチングした。第１１
図では、まず第１の多結晶シリコン膜１３をＣＶＤ酸化
膜１４をマスクにエツチングし、パターニングを行なう
。次に第１２図に示すように、全面に第２の多結晶シリ
コン膜１５を１００ｎ鳳厚程度堆積し、ヒ素（Ａｓ）等
をイオン注入することによりドーピングを行ない。第１
の多結晶シリコン膜１３との電気的な接続をおこなう１
次に第１３図に示すように、全面を反応性イオンエツチ
ング（ＲＩＥ）でエツチングし、ＣＶＤ酸化膜１４の側
壁に第２の多結晶シリコン膜１５を残置する。In the embodiment shown in FIG. 1, the first polycrystalline silicon film 13 is
Etching was performed simultaneously with the second polycrystalline silicon film 15 without using the VD oxide film 14 as a mask. 11th
In the figure, first, the first polycrystalline silicon film 13 is etched and patterned using the CVD oxide film 14 as a mask. Next, as shown in FIG. 12, a second polycrystalline silicon film 15 is deposited on the entire surface to a thickness of about 100 nm, and doped by ion implantation with arsenic (As) or the like. 1st
1 to make an electrical connection with the polycrystalline silicon film 13 of
Next, as shown in FIG. 13, the entire surface is etched by reactive ion etching (RIE) to leave a second polycrystalline silicon film 15 on the sidewalls of the CVD oxide film 14.
この様な工程をおこなうことにより、第１図に示したス
トレージ・ノード電極と同様な構造を得ることができる
。By performing such steps, a structure similar to the storage node electrode shown in FIG. 1 can be obtained.
次に第１４図の実施例について説明する。第１１図に示
す工程の後に下地のシリコン窒化膜（Ｓｉ３Ｎ、）１１
、を例えば０．０５−程度エツチングしておき、第２の
多結晶シリコン膜１５を堆積し、反応性イオンエツチン
グ法を用いてＣＶＤ酸化膜１４の側壁に第２の多結晶シ
リコン膜１５を残置する（第１４図）。このようにする
ことにより、微細なセルサイズにおいて蓄積容量を増加
させるストレージ・ノード１ｌｔｉの周辺部における凸
部領域を大きくできる。Next, the embodiment shown in FIG. 14 will be described. After the process shown in FIG. 11, the underlying silicon nitride film (Si3N) 11
, for example, by about 0.05, deposit a second polycrystalline silicon film 15, and leave the second polycrystalline silicon film 15 on the sidewalls of the CVD oxide film 14 using a reactive ion etching method. (Figure 14). By doing so, it is possible to increase the convex region at the periphery of the storage node 1lti, which increases the storage capacity in a small cell size.
次に、第１５図の実施例について説明する。第１図では
、ストレージ・ノード電極の裏面をキャパシタ形成領域
として使用していない。第１５図では、まず第１図のシ
リコン窒化膜（Ｓｉ３Ｎ４）ｌｌｚのがわりニ例えばＣ
ＶＤ Ｓｉ、Ｎ、 １１．−１（厚す５０ｎｍ） トＣ
ＶＤ酸化膜１１、−２（厚さ１００ｎ■）の積層膜とし
た膜を用いる。Next, the embodiment shown in FIG. 15 will be described. In FIG. 1, the back surface of the storage node electrode is not used as a capacitor formation region. In FIG. 15, first, in place of the silicon nitride film (Si3N4) shown in FIG.
VD Si, N, 11. -1 (thickness 50nm)
A laminated film of VD oxide films 11 and -2 (thickness 100 nm) is used.
次に第９図に示すストレージ・電極の加工がおわった後
、ＣＶＤ酸化膜１４を例えばＮＨ４Ｆ液を用いて除去す
る時、前記積層膜のうち、第１の多結晶シリコン膜１３
と接した領域のＣＶＤ酸化膜１１．−２を同時に除去し
、第１の多結晶シリコン１３の裏面を露出させる。Next, after the storage/electrode processing shown in FIG.
CVD oxide film 11 in the area in contact with . -2 is removed at the same time to expose the back surface of the first polycrystalline silicon 13.
このようにすることにより、蓄積容量をセルサイズを増
加させないで増加させることができる。By doing so, the storage capacity can be increased without increasing the cell size.
以上、本発明の実施例は、その他、その主旨を逸脱しな
い範囲で種種変形して実施することができる。The embodiments of the present invention described above can be implemented with various modifications without departing from the spirit thereof.
例えば、上記実施例ではワード線に多結晶シリコンを用
いた。そこで、低抵抗化のためにプレート電極上層にＡ
Ｎを配設し、ワード線と所定間隔、例えば３２セル毎に
コンタクトさせてシャントするようにしてもよい、また
、上述した実施例では層間絶縁膜８，１１はメルトによ
り平坦化したが、バイアススパッタ等により平坦に被看
してもよいし。For example, in the above embodiment, polycrystalline silicon was used for the word line. Therefore, in order to lower the resistance, we added A to the upper layer of the plate electrode.
In addition, in the above-mentioned embodiment, the interlayer insulating films 8 and 11 were flattened by melting, but the bias It may be flattened by sputtering or the like.
特に平坦を施さないで絶縁膜を形成するようにしてもよ
い。In particular, the insulating film may be formed without flattening.
また、上述した実施例では、素子分離絶縁膜として、選
択酸化法により形成されたフィールド絶縁膜を用いた。Further, in the above embodiment, a field insulating film formed by a selective oxidation method was used as the element isolation insulating film.
しかし、素子分離はこの手段に限る必要はないｌｌ５１
基板に溝を形成した後、ＣｖＤ形成した素子分離絶縁膜
を埋め込んだ、トレンチ型の素子分離を用いても良い。However, element isolation does not have to be limited to this method.
A trench type element isolation may be used, in which a trench is formed in the substrate and then a CvD-formed element isolation insulating film is buried therein.
素子分離絶縁膜としては、シリコン酸化膜、または、ノ
ンドープ多結晶シリコン膜等を用いる。As the element isolation insulating film, a silicon oxide film, a non-doped polycrystalline silicon film, or the like is used.
なお、溝にテーパーがついていても、垂直でもよい。Note that the groove may be tapered or vertical.
以上述べたスタックド・キャパシタ・セル構造では、ビ
ット線がストレージ・ノード電極の下部に形成される。In the stacked capacitor cell structure described above, the bit line is formed below the storage node electrode.
従って、ビット線加工等に存在する下地の段差はゲート
電極のみであるため加工が容易である。またプレート電
極に関しては、その下部にビット線が形成されているた
め、ビット線コンタクトのための窓明けが必要ない。よ
って、メモリセル内においては１本質的に加工の必要が
ない。また、ビット線コンタクトがすでに形成されてい
るためストレージ・ノード電極をビット線コンタクト上
にまで広げることができ、キャパシタ容量を増大できる
という効果もある。さらに、キャパシタ絶縁膜として高
誘電体膜の適応を考えた場合、膜形成後の熱工程は、で
きるだけ減らす必要がある０本発明の構造においてはキ
ャパシタ絶縁膜形成後の工程はプレート電極の形成だけ
のため熱工程は少なく、高誘電体膜への適応も容易であ
る。Therefore, the step in the base that exists during bit line processing is only the gate electrode, so processing is easy. Furthermore, since the bit line is formed under the plate electrode, there is no need to open a window for bit line contact. Therefore, there is essentially no need for processing within the memory cell. Furthermore, since the bit line contact has already been formed, the storage node electrode can be extended over the bit line contact, which has the effect of increasing the capacitance of the capacitor. Furthermore, when considering the application of a high dielectric constant film as a capacitor insulating film, it is necessary to reduce the thermal process after film formation as much as possible.In the structure of the present invention, the only process after forming the capacitor insulating film is the formation of the plate electrode. Therefore, there are few thermal processes, and it is easy to adapt to high dielectric films.
また隣接するストレージ・ノード電極をリングラフィの
限界をこえて近づけて加工できるため、ストレージ・ノ
ード電極面積を大きくできキャパシタ容量を増大できる
という効果がある。Furthermore, since adjacent storage node electrodes can be processed close to each other beyond the limit of phosphorography, the area of the storage node electrodes can be increased and the capacitance of the capacitor can be increased.
上述した実施例ではビット線を第１のキャパシタ電極よ
り先につくる方式について説明したが、従来の様にキャ
パシタを先に作る場合に上記実施例のキャパシタ形成工
程を適用しても同じ様な効果が得られることは言うまで
もない。In the above embodiment, a method was explained in which the bit line is formed before the first capacitor electrode, but the same effect can be obtained even if the capacitor formation process of the above embodiment is applied when the capacitor is formed first as in the conventional case. Needless to say, you can obtain
（発明の効果〕
本発明によれば、ストレージ・ノード電極の縁に沿って
突起を設けることにより、突起部の両面（内側と外側）
をキャパシタ領域として利用できセル面積を増加させず
にキャパシタ容量を増加できる。(Effects of the Invention) According to the present invention, by providing the protrusion along the edge of the storage node electrode, both sides (inside and outside) of the protrusion
can be used as a capacitor region, and the capacitor capacity can be increased without increasing the cell area.
第１図は、本発明の一実施例のＤＲＡＭの隣接する２ビ
ット分を示す、第２図、第３図、第４図、第５図、第６
図、第７図、第８図、第９図、第１Ｏ図は、その製造工
程例を説明するための図、第１１図。
第１２図、第１３図、第１４図、第１５図は他の実施例
を説明するための図、第１６図は従来例を説明する図で
ある。図において、
１、 ｌｏｔ・・・ｐ型Ｓｉ基板、
２、２’、 １０５・・・素子分離絶縁膜。
３、１０９・・・ゲート絶縁膜、４．１１０・・・ゲー
ト電極、５、１０７・・・ｎ型拡散層領域。
６、８．１１Ｌ、 １１．、 ｉｌｌ、 １１６．１１
９・・・層間絶縁膜、６′・・・ゲート電極側面の眉間
絶縁膜、９、１１７・・・ビット線コンタクト、１０、
１１８・・・ビット線、
１２、１１２・・・ストレージ・ノード・コンタクト、
１３、１５．１１３・・・ストレージ・ノード電極、１
７、１１４・・・キャパシタ絶縁膜、１８、１１５・・
・プレート電極、
１６、１０６・・・チャンネル・ストッパー不純物、１
１３′・・・ストレージ・ノード電極の段差。
代理人 弁理士 則 近 憲 佑
同 松山光之
マ」
く＝１FIG. 1 shows two adjacent bits of a DRAM according to an embodiment of the present invention, and FIGS.
7, FIG. 8, FIG. 9, and FIG. 1O are diagrams for explaining examples of the manufacturing process, and FIG. 11. FIG. 12, FIG. 13, FIG. 14, and FIG. 15 are diagrams for explaining other embodiments, and FIG. 16 is a diagram for explaining a conventional example. In the figure, 1, lot...p-type Si substrate, 2, 2', 105... element isolation insulating film. 3, 109... Gate insulating film, 4.110... Gate electrode, 5, 107... N-type diffusion layer region. 6, 8.11L, 11. , ill, 116.11
9... Interlayer insulating film, 6'... Glabella insulating film on the side surface of gate electrode, 9, 117... Bit line contact, 10,
118... Bit line, 12, 112... Storage node contact,
13, 15.113...Storage node electrode, 1
7, 114... Capacitor insulating film, 18, 115...
・Plate electrode, 16, 106... Channel stopper impurity, 1
13'... Level difference in storage node electrode. Agent: Patent Attorney: Ken Chika, Yudo, Mitsuyuki Matsuyama” Ku = 1
Claims (4)
のソース、ドレインの一方の領域に接続された第１のキ
ャパシタ電極と、この第１のキャパシタ電極をおおって
絶縁膜を介して設けられた第２のキャパシタ電極とを備
え、前記第１のキャパシタ電極はその周縁に沿って突起
部が設けられた事を特徴とする半導体記憶装置。(1) A MOS transistor, a first capacitor electrode connected to one of the source and drain regions of the MOS transistor, and a second capacitor provided over the first capacitor electrode with an insulating film interposed therebetween. What is claimed is: 1. A semiconductor memory device comprising: an electrode, wherein the first capacitor electrode is provided with a protrusion along its periphery.
縁膜を介して形成され、前記第１のキャパシタ電極は前
記ビット線の上部に形成されていることを特徴とする請
求項１記載の半導体記憶装置。(2) A semiconductor memory according to claim 1, wherein a bit line is formed above the MOS transistor via an insulating film, and the first capacitor electrode is formed above the bit line. Device.
記ゲート電極よりなるワード線と直交する方向に配設さ
れていることを特徴とする請求項２記載の半導体記憶装
置。(3) The semiconductor memory device according to claim 2, wherein the bit line is arranged in an element isolation region between memory cell regions in a direction perpendicular to the word line formed of the gate electrode.
と、このＭＯＳトランジスタのソース、ドレインの一方
の領域に接続された第１の導体膜を形成する工程と、こ
の第１の導体膜の周縁に側壁残し技術を用いて第２の導
体膜からなる突起部を形成し前記第１、第２の導体膜に
より第１のキャパシタ電極を形成する工程と、この第１
のキャパシタ電極をおおって絶縁膜を介して第２のキャ
パシタ電極を形成する工程とを備えた事を特徴とする半
導体記憶装置の製造方法。(4) A step of forming a MOS transistor on a semiconductor substrate, a step of forming a first conductor film connected to one of the source and drain regions of the MOS transistor, and a step of forming a sidewall on the periphery of the first conductor film. a step of forming a protrusion made of a second conductor film using a leaving technique and forming a first capacitor electrode with the first and second conductor films;
forming a second capacitor electrode over the capacitor electrode with an insulating film interposed therebetween.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078423A JPH02260453A (en) | 1989-03-31 | 1989-03-31 | Semiconductor memory device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078423A JPH02260453A (en) | 1989-03-31 | 1989-03-31 | Semiconductor memory device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260453A true JPH02260453A (en) | 1990-10-23 |
Family
ID=13661638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078423A Pending JPH02260453A (en) | 1989-03-31 | 1989-03-31 | Semiconductor memory device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260453A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04755A (en) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | Semiconductor storage device and manufacture thereof |
| US5266512A (en) * | 1991-10-23 | 1993-11-30 | Motorola, Inc. | Method for forming a nested surface capacitor |
| US5273925A (en) * | 1990-11-08 | 1993-12-28 | Nec Corporation | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
| JPH06196649A (en) * | 1992-12-08 | 1994-07-15 | Nec Corp | Manufacture of semiconductor device |
| US6180450B1 (en) | 1993-04-07 | 2001-01-30 | Micron Technologies, Inc. | Semiconductor processing methods of forming stacked capacitors |
| KR100304946B1 (en) * | 1994-07-08 | 2001-11-30 | 김영환 | Method for manufacturing semiconductor device |
| KR100393961B1 (en) * | 1996-11-06 | 2003-11-20 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor of semiconductor device |
| JP2005244251A (en) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
-
1989
- 1989-03-31 JP JP1078423A patent/JPH02260453A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04755A (en) * | 1990-01-26 | 1992-01-06 | Mitsubishi Electric Corp | Semiconductor storage device and manufacture thereof |
| US5273925A (en) * | 1990-11-08 | 1993-12-28 | Nec Corporation | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
| US5266512A (en) * | 1991-10-23 | 1993-11-30 | Motorola, Inc. | Method for forming a nested surface capacitor |
| JPH06196649A (en) * | 1992-12-08 | 1994-07-15 | Nec Corp | Manufacture of semiconductor device |
| US6180450B1 (en) | 1993-04-07 | 2001-01-30 | Micron Technologies, Inc. | Semiconductor processing methods of forming stacked capacitors |
| KR100304946B1 (en) * | 1994-07-08 | 2001-11-30 | 김영환 | Method for manufacturing semiconductor device |
| JP2005244251A (en) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
| KR100393961B1 (en) * | 1996-11-06 | 2003-11-20 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor of semiconductor device |
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