JPH0318279B2 - - Google Patents

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JPH0318279B2
JPH0318279B2 JP58500600A JP50060083A JPH0318279B2 JP H0318279 B2 JPH0318279 B2 JP H0318279B2 JP 58500600 A JP58500600 A JP 58500600A JP 50060083 A JP50060083 A JP 50060083A JP H0318279 B2 JPH0318279 B2 JP H0318279B2
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JP
Japan
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column
bit
columns
memory
redundant
Prior art date
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JP58500600A
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JPS59500117A (ja
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Eruban Esu Yangu
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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Publication of JPS59500117A publication Critical patent/JPS59500117A/ja
Publication of JPH0318279B2 publication Critical patent/JPH0318279B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Description

請求の範囲 １ デジタルデータをストアするためのメモリセ
ルの第１の列を備えた複数のビツトセグメントを
もつバイト幅をもつた半導体メモリ装置におけ
る、前記ビツトセグメントの中の任意の選択され
たビツトセグメントにおける有限の数のビツトセ
ルのためにメモリセル冗長性を与えるための改良
であつて、 少なくとも１つのメモリセルの第２の列を備
え、前記第２の列は前記第１の列のうちの任意の
１つを置換えるために用いられ、 前記第２の列のそれぞれの１つのための冗長デ
コーダ手段をさらに備え、 前記冗長デコーダ手段は複数の易融スイツチの
ペアを備えており、前記易融スイツチのそれぞれ
のペアは相補的入力によつてアドレスされ、前記
ペアのそれぞれのヒユーズのうちの１つは前記選
択された第１の列に対応するアドレスに対応する
パターンにおいてしや断され、 前記第２の列のそれぞれのためのものであつ
て、前記冗長デコーダ手段からの信号にに応答し
て、選択された第２の列を活性化する第２の列活
性化手段をさらに備え、 前記冗長デコーダ手段からの信号に応答して前
記第１の列のうちの任意の選択された１つを前記
第２の列のうちの１つとマルチプレクスするマル
チプレクス手段をさらに備え、 前記冗長デコーダ手段は、前記第１の列のうち
の前記選択された１つがアドレスされたとき前記
第２の列活性化手段が活性化されるように、列ア
ドレス信号に応答しており、 前記マルチプレクス手段は、主スイツチ、少な
くとも１つの第２の列スイツチおよび前記第２の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第２の列スイツチのそれぞれは前記
第２の列に対応する前記第２の列活性化手段を通
してメモリセルの前記第２の列の１つと結合さ
れ、前記第２の列活性化手段は前記冗長デコーダ
手段からの活性化信号に応答する、改良。
２ ２値データをストアするためのメモリセルの
第１の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、前
記ビツトセグメントのうちの任意の選択されたビ
ツトセグメントにおけるビツトセルの列を置換え
るためのメモリセル冗長性を与える改良であつ
て、 メモリセルの複数の第２の列を備え、前記メモ
リセルの前記第２の列はメモリセルの前記第１の
列から独立したものであり、メモリセルの前記第
２の列はそれぞれ前記ビツトセグメントの任意の
１つのメモリセルの前記第１の列のうちの任意の
１つを指示するアドレス信号に応答して選択的に
活性化され、 前記第１の列のうちの１つのアドレスを選択す
るデコーダ手段をさらに備え、 前記選択された第１の列を指示するアドレス信
号に応答して前記第２の列のうちの１つを選択し
て活性化する易融手段をさらに備え、 前記選択された第１の列がビツトセグメントの
中でアドレスされたときに前記第２の列を前記第
１の列とマルチプレクスするマルチプレクス手段
をさらに備え、 前記マルチプレクス手段は、主スイツチ、少な
くとも１つの第２の列スイツチおよび前記第２の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第２の列スイツチのそれぞれは前記
第２の列に対応する前記第２の列活性化手段を通
してメモリセルの前記第２の列の１つと結合され
る、改良。
３ ２値データをストアするためのメモリセルの
第１の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、ビ
ツトセルの欠陥をもつた第１の列のためにビツト
セルの有限の数の第２の列を置換えるための方法
であつて、前記方法は、 ビツトセルの前記第１のセルから独立にアドレ
スされることのできるビツトセルの有限の数の第
２の列を与えるステツプと、 ビツトセルの欠陥をもつた第１の列を確認する
ステツプと、 前記アドレス信号に応答してビツトセルの前記
欠陥をもつた第１の列のアドレス部分においてビ
ツトセルの前記第２の列のうちの１つを活性化す
るステツプとを備え、 前記活性化のステツプは前記第２の列のうちの
前記１つのための冗長デコーダ手段の中の易融リ
ンクを選択的にしや断することを含み、 ビツトセルの前記欠陥をもつた第１の列を活性
化させるアドレス信号に応答してビツトセルの前
記第１の列をバイパスするステツプをさらに備
え、 前記バイパスのステツプは、前記ビツトセグメ
ントに対応するマルチプレクス手段を通しての信
号経路のためのビツトセグメントデコーダ手段の
中の易融リンクをしや断することを含み、前記易
融リンクのしや断は、前記冗長デコーダ手段およ
び前記ビツトセグメントデコーダ手段の中のレー
ザ易融リンクを開くことを含む、方法。
発明の背景 発明の分野 この発明は集積回路半導体メモリに関するもの
で、特に、バイト幅をもつた半導体メモリアレイ
の中での欠陥をもつたビツトセルのどのような列
をも補償する冗長回路機構に関するものである。
半導体メモリアレイにおいて固定配置をとるこ
とに伴うプロセス制御の問題から、時々アレイの
ビツトセルの中に欠陥が生ずることがある。この
欠陥の原因は、ビツトセルの欠陥をもつた列の中
に生ずる（行に関係したものに対するものとして
の）列に関係したものであることもしばしばであ
る。
バイト幅をもつた半導体メモリアレイすなわ
ち、単一のメモリの列のアドレスに応答して出力
データおよび入力データの並列ラインが与えられ
るようなメモリアレイにおいては、ビツトセルは
並列となつた列へと配列されてビツトセグメント
を形成し、このビツトセグメントにおいては任意
の１つのビツトセグメントうちの１つの列のみが
任意の１つの時間においてアドレス可能となつて
いる。
もしセルが製造の途中に欠陥をもつていること
が判明した場合、その半導体チツプの全体を破棄
してしまうか、または、欠陥をもつたビツトセル
を正常のビツトセルと置換えるためのメカニズム
を与えなければならない。置換え可能なビツトセ
ルおよびそれを伴つた回路は冗長回路メモリとし
て知られている。
従来技術の説明 冗長機構は既に開発されて種々の方面に応用さ
れている。R.SudおよびK.C.Hardeeによる“欠
陥耐性をもつた30ns／375mW 16K×1MNOSス
タテイツクRAM”スタテイツクランダムアクセ
ス、エレクトロニクス（第53巻）、1980年９月11
日、第117頁ないし第123頁、という名称の記事に
おいて、ビツト幅をもつたメモリに対する１つの
アプローチが記載されている。この記事において
は、ビツトセグメントを伴つた単一の列が与えら
れ、それがビツトセグメントの中に任意の列と置
換えるために用いることができるということが記
載されている。
冗長回路を利用したビツト幅をもつた出力を有
する１つの半導体メモリが、Vernon G.Mc
Kenneyによる“冗長回路を利用した5V 64K
EPROM”、1980、IEEE国際ソリツドステート回
路コンフアレンスプロシーテイング（1980年２月
14日）という名称の論文の中に記載されている。
この中で開示されている冗長回路機構は、正規の
ビツトセグメントの１つのみにおいて少なくとも
１つの列を完換するために、列のグループからな
る完全な外部ビツトセグメントを付け加えてい
る。
冗長回路に関する従来の機構においては、特定
の欠陥をもつたメモリにおいておそらく発見され
るであろうエラーよりも実質的に多くの冗長性を
与えることによつて、サブストレートの有効な領
域を浪費ししまう。このため、欠陥をもつたメモ
リセルを置換えるには十分ではあるが、メモリ全
体のサイズを実質的に増大させ、それによつて必
要以上にスペスを使つてしまう程の大きさではな
いサイズとレイアウトをもつた冗長回路を有する
メモリの実現こそが望まれている。
発明の概要 この発明に従つて、この冗長性半導体メモリ装
置は、ビツトセグメントの中でアドレス可能であ
りかつ独立したビツトセルの冗長列を複数備えた
ビツトセルの列の形で配列され、電気的な配置が
可能となつている。特に、メモリの出力バツフア
にマルチプレクス手段を与え、通常のビツトセグ
メントをビツトセルの予備の列とマルチプレクス
するために用い、ここでは、通常のビツトセグメ
ントの中の特定の列が欠陥をもつているものと確
認されたとき、選択された予備の列のみが活性化
されるようになつている。
この発明の重要なエレメントの１つはデコー
ダ、すなわちここでは冗長デコーダであつて、こ
の冗長デコーダは活性化シエーマの選択を行な
う。この冗長デコーダは、２つの相補的入力のう
ちのいずれかが活性状態となつている場合に動作
して、デジタルアドレスのラインを選択する。こ
のため、ビツト入力のうちの他の１つは、物理的
に不能化されていてもよい。この冗長デコーダ
は、逐次アドレスされた列を活性化するか、また
は、置換える列を活性化し逐次アドレスされた列
を不能化することによつて、アドレスワードに応
答する。この発明に従つて、この冗長デコーダに
はプログラム可能ヒユーズが与えられており、特
に、このヒユーズはレーザ易融リンクであつて、
これによつて、このメモリ装置はビツトセルの欠
陥をもつていると確認された列をバイパスするよ
うに再構成される。
この発明は、添付した図面に関連した以下の詳
細な説明を参照することによつてよりよく理解さ
れよう。
【図面の簡単な説明】
第１図はこの発明に従つた半導体ランダムアク
セスメモリのブロツク図である。
第２図はこの発明に従つた選択回路の論理回路
図である。
第３図はこの発明に従つた冗長デコーダの回路
図である。
第４図はこの発明に従つた第１のゲート制御回
路の回路図である。
特定の実施例の詳細な説明 第１図を参照すると、この発明に従つた半導体
メモリ１０の部分が示されている。各図面を通し
て、同じ参照番号に対応するエレメントを示す。
特定の実施例においては、このメモリは８個のビ
ツトセグメント１２を備えており、このビツトセ
グメントのそれぞれはビツトセルの16の正規のす
なわち第１の列１４を備えている。このビツトセ
グメントの数や、ビツトセグメントあたりの列の
数は、この発明の目的を示すために単に例として
選ばれたものにすぎない。このエレメントの数は
メモリ構造のサイズや設計によつて変えることが
可能である。それに加えて、この発明では、マト
リツクス状に配列されかつ一般には平面的な半導
体チツプの中に組み込まれる半導体メモリの行の
性格に対するものとしての列のみを取扱う。これ
らの構造は、行のデコーデイングのために用いら
れるエレメントと混同すべきではない。行に関連
した欠陥を取扱うためには、一般に異なつた技術
が必要とされる。
ビツトセグメント１２のそれぞれは、第１のコ
ラム１４のベース部分に従来の１オブ16デコーダ
が与えられている。この１オブ16デコーダを用い
ることの目的は、16個の列のうちから選択された
１つをメモリ入力／出力ライン１８へと導くこと
である。バイト幅をもつたメモリにおいては、８
本のこのようなライン１８によつて、ビツトセグ
メント１２に対するバイハ幅をもつた入力／出力
経路が構成される。デコーダ１６のそれぞれには
列アドレスバス２０が結合されており、アドレス
メモリＩ／Ｏライン１８を選択するための信号を
与える。メモリＩ／Ｏライン１８の上の信号は入
力／出力ポード２２へと結合され、入力／出力ボ
ート２２はバイト幅をもつたデータポート２４へ
とそれぞれ結合する。
この発明に従つて、メモリＩ／Ｏライン１８お
よびＩ／Ｏポート２２の間には冗長回路メモリ２
６が配置されており、この冗長回路メモリは列ア
ドレスバス２０によつてアドレスされて、ビツト
セルの予備のすなわち第２の列２８，３０を選択
的に活性化できるようになつている。ここで、こ
の予備の列２８，３０はビツトセグメント１２の
うちの任意の１つにおける任意の第１の列１４の
アドレスにおいて電気的に配置されることができ
る。予備の列の任意の数をこの方法で与えること
ができる。図解の目的で、２個の予備の列のみが
示してある。この冗長回路メモリ２６は第２の列
２８，３０、冗長デコーダ３２，３４および予備
の列２８，３０のそれぞれのための列アドレスス
イツチ３６，３８ならびにビツトセグメント１２
のそれぞれについての１つのマルチプレクサ手段
４０を備えている。
第２図に移ると、ここには予備の列２８，３０
をもつた、メモリ１０のための選択回路を構成す
る冗長回路メモリ２６の回路図が示されている。
単一冗長デコーダ出力ライン４２，４４はマルチ
プレクサ手段４０のそれぞれへ結合され、また予
備の列２８，３０のための列アドレススイツチ３
６，３８へも結合されている。このメモリライン
４６，４８はそれぞれ、マルチプレクサ４０のそ
れぞれの入力ポート５０，５２の１つへと結合さ
れている。便宜上、ただ１つのマルチプレクサ手
段４０のみを示してある。
好ましい実施例においては、このメモリ１０は
電界効果形トランジスタ（FET）スイツチをも
つた金属酸化物半導体（MOS）技術を用いて構
成されている。このスイツチングラインの上に信
号レベルは２つの電圧状態において動作し、それ
ぞれのスイツチを飽和させてオンまたは高インピ
ーダンス状態を生じさせ、それによつてFET装
置のドレイン電極およびソース電極の間の信号経
路への阻止を生じさせる。
列アドレススイツチ３６，３８のそれぞれは
FETスイツチ５４，５６を備えており、この
FETスイツチはそれぞれの冗長デコーダ出力ラ
イン４２，４４へ結合されたゲート電極と、予備
の列２８，３０へと結合されたドレイン電極とを
もつている。また、この列アドレススイツチ３
６，３８はFETスイツチ５４，５６のソース電
極とメモリライン４６，４８との間に結合された
双方向増幅器手段５８，６０を備えている。列ア
ドレスバス２０の上に加えられた選択された列ア
ドレスに応答して冗長デコーダ出力ライン４２，
４４の上に信号を能動化することのみに応答する
ことによつて、列アドレススイツチ３６，３８は
メモリライン４６，４８をターンオンする。この
目的で、この冗長デコーダ３２，３４はプログラ
ム可能となつており、これは、メモリ１０の製造
および最初の検査の後に列アドレスバスに与えら
れるアドレス信号に選択的に応答するという形で
構成される。この目的で、この冗長デコーダ３
２，３４はアドレス信号への応答を構成するため
に用いられる易融リンクを含んでいる。このよう
な冗長デコーダ３２のうちの１つが第３図に示さ
れている。この冗長デコーダ３２は易融スイツチ
６２，６４のペアを備えており、この易融スイツ
チのペアのそれぞれは16の異なつたアドレスを表
現する４―ビツト入力の列アドレスを示す相補的
入力によつてアドレスされる。易融スイツチ６
２，６４の４つのペアが、冗長デコーダ３２の中
に与えられている。この易融スイツチはそれぞ
れ、レーザ易融導電体のような易融リンク６６お
よびMOSスイツチ６７を備えている。MOSスイ
ツチ６７のそれぞれのソース電極は接地基準電圧
へと結合されており、また、ドレイン電極は易融
リンク６６の１つの端子へと結合されている。こ
の易融リンクの他の端子は入力導電体７０を通し
てバツフア増幅器６８の入力へと結合されてい
る。この入力導電体７０は負荷を通して電源Vcc
へと結び付けられており、この負荷は典型的には
デプレツシヨンモードのトランジスタ７２であ
る。FETスイツチ６２，６４のそれぞれのゲー
ト電極は相補的入力アドレスのペアＹ１，１な
いしＹ４，４へと結合されている。この冗長デ
コーダ３２はそれぞれのトランジスタのペアの中
の易融リンクのペアのうちの１つを開放すること
によつてプログラムされ、欠陥をもつ列に対応す
る列のアドレスが列アドレスバスに与えられたと
きに、出力ライン４４が能動化された列アドレス
スイツチ３６（第２図）をターンオンするように
される。予備の列２８のそれぞれにこのような列
デコーダ３２の１つが与えられる。
ビツトセグメント１２のそれぞれに対して１つ
が与えられるマルチプレクサ手段４０は、主
FETスイツチ７４および、冗長FETスイツチ７
６，７８を備えている。これらのソース電極は共
通ノードへと結合されており、この共通ノードは
Ｉ／Ｏポート２２（第１図）へと結合されてい
る。主FETスイツチ７４のドレイン電極はマル
チプレクサポート８０を通して対応するビツトセ
グメント１２のメモリＩ／Ｏライン１８へと結合
する。冗長FETスイツチ７６，７８のドレイン
電極はそれぞれ、予備の列２８，３０のためのマ
ルチプレクサポート５０，５２へと結合される。
主FETスイツチ７４のゲート電極はNORゲート
８２の出力へと結合する。このNORゲート８２
は、冗長FETスイツチ７６，７８のうちの１つ
もオンとなつていない場合にのみ活性化されて主
FETスイツチ７４をターンオンする。したがつ
て、NORゲート８２の入力は、冗長FETスイツ
チ７６，７８のゲート電極と同じ入力信号を受取
るように結合されている。
このマルチプレクサ手段４０はさらにビツトセ
グメントデコーダ８４，８６を含んでおり、その
それぞれのビツトセグメントデコーダは冗長デコ
ーダ３２，３４からの出力ライン４２，４４の上
のそれぞれの出力を単一の入力として受取るよう
に結合されており、また、それぞれの冗長FET
スイツチ７６，７４のゲート電極に結合される出
力をもつている。
第４図に移ると、この発明に従つたビツトセグ
メントデコーダ８４が、入力として冗長デコーダ
出力ライン４２を、そして、冗長FETスイツチ
７６（第２図）のゲート電極に結合する出力ライ
ン８８をもつものとして示されている。この回路
は、ビツトセグメントデコーダ８４に付随した、
ビツトセグメント１２の中の列を置換えるために
予備の列２８が選択されたとき、入力ライン４２
に与えられた信号を出力８８へと導くための経路
を与えるために用いられる。この発明のこの図解
においては、このようなビツトセグメントデコー
ダ８４，８６の16個が与えられており、それぞれ
のマルチプレクサ手段４０のためには２個が存在
する。このビツトセグメントデコーダ８４はスイ
ツチングトランジスタ９０，９２，９４，９６、
易融リンク９８，１００、負荷１０２および１０
４を備えている。この負荷１０２はデプレツシヨ
ンモードのトランジスタであつて、そのドレイン
電極は電圧Vccに結合されており、またそのゲー
ト電極はトランジスタ９０およびトランジスタ９
２のゲート電極ならびに易融リンク９８の１つの
端子との共通ノードへ結合される。易融リンク９
８の他の端子は接地へと接続される。トランジス
タ９０，９２のドレイン電極はともに信号ライン
４２の上の入力に接続される。トランジスタ９０
のソース電極は出力８８およびトランジスタ９６
のドレイン電極へと結合される。トランジスタ９
６のソース電極は接地され、トランジスタ９６の
ゲート電極は負荷１０４およびトランジスタ９４
のドレイン電極へと接続される。トランジスタ９
４のソース電極は接地される。トランジスタ９４
のゲート電極はトランジスタ９２のソース電極お
よび易融リンク１００の１つの端子へと接続され
る。易融リンク１００の他の端子は接地される。
易融リング９８，１００が導電的になつた場合は
いつでも、トランジスタ９０，９２，９４のゲー
ト電極は10Wであり、したがつてオフである。こ
のため、トランシンスダ９６のゲート電極はhigh
であり、そしてトランジスタ９６はオンとなり、
このため出力８８を接地レベルへと接続する。ラ
イン４２における入力は開いた回路に出会うこと
になり、したがつてビツトセグメントデコーダ８
４を通して信号は伝わらない。しかしながら、易
融リンク９８，１００が開いたときには、トラン
ジスタ９０，９２，９４のゲート電極はhighであ
り、そのためこれらはオンとなり、トランジスタ
９６のゲートはlowしたがつてこのトランジスタ
はオフであり、そして入力４２に加えられたどの
ような信号も出力８８へと伝わつてゆく。
どのようなビツトセグメント１２の中の欠陥を
もつた列１４も、次に示す方法によつて、予備の
列２８によつてプログラム的に置換えられる。冗
長デコーダ３２の易融リンク６６は置換えられる
べき列１４の列アドレスに対応したパターンで開
かれ、それによつて出力バツフア６８は、対象と
なる列のアドレスが列アドレスバス２０へと与え
られたときにはいつでも活性化されてスイツチ３
６をターンオンするようになる。選択されたビツ
トセグメント１２に対応するマルチプレクサ手段
４０の中のビツトセグメントデコーダ８４は、２
つの易融リンク９８，１００を開くことによつて
プログラムされる。マルチプレクサ手段４０の中
の他のビツトセグメントデコーダ８６は影響を受
けない。列アドレスバス２０へと選択された列ア
ドレス信号が与えられると、冗長デコーダ３２が
活性化され、列アドレススイツチ３６およびマル
チプレクサ（第２図）の中の冗長FET７６をタ
ーンオンする。この予備の列２８はしたがつて、
それがあたかも選択された欠陥をもつた列である
かのようにＩ／Ｏポート２２へと接続される。
以上で、この発明は特定の実施例によつて説明
されたことになる。当業者にとつては他の実施例
は明白であろう。したがつて、この発明は添付し
た請求の範囲によつて制限されるものである。
JP83500600A 1982-02-05 1982-12-28 冗長回路を利用した半導体メモリ Granted JPS59500117A (ja)

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JPS59500117A JPS59500117A (ja) 1984-01-19
JPH0318279B2 true JPH0318279B2 (ja) 1991-03-12

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EP (1) EP0099910B1 (ja)
JP (1) JPS59500117A (ja)
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