JPH0318279B2 - - Google Patents
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- JPH0318279B2 JPH0318279B2 JP58500600A JP50060083A JPH0318279B2 JP H0318279 B2 JPH0318279 B2 JP H0318279B2 JP 58500600 A JP58500600 A JP 58500600A JP 50060083 A JP50060083 A JP 50060083A JP H0318279 B2 JPH0318279 B2 JP H0318279B2
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- JP
- Japan
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Description
請求の範囲
1 デジタルデータをストアするためのメモリセ
ルの第1の列を備えた複数のビツトセグメントを
もつバイト幅をもつた半導体メモリ装置におけ
る、前記ビツトセグメントの中の任意の選択され
たビツトセグメントにおける有限の数のビツトセ
ルのためにメモリセル冗長性を与えるための改良
であつて、 少なくとも1つのメモリセルの第2の列を備
え、前記第2の列は前記第1の列のうちの任意の
1つを置換えるために用いられ、 前記第2の列のそれぞれの1つのための冗長デ
コーダ手段をさらに備え、 前記冗長デコーダ手段は複数の易融スイツチの
ペアを備えており、前記易融スイツチのそれぞれ
のペアは相補的入力によつてアドレスされ、前記
ペアのそれぞれのヒユーズのうちの1つは前記選
択された第1の列に対応するアドレスに対応する
パターンにおいてしや断され、 前記第2の列のそれぞれのためのものであつ
て、前記冗長デコーダ手段からの信号にに応答し
て、選択された第2の列を活性化する第2の列活
性化手段をさらに備え、 前記冗長デコーダ手段からの信号に応答して前
記第1の列のうちの任意の選択された1つを前記
第2の列のうちの1つとマルチプレクスするマル
チプレクス手段をさらに備え、 前記冗長デコーダ手段は、前記第1の列のうち
の前記選択された1つがアドレスされたとき前記
第2の列活性化手段が活性化されるように、列ア
ドレス信号に応答しており、 前記マルチプレクス手段は、主スイツチ、少な
くとも1つの第2の列スイツチおよび前記第2の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第2の列スイツチのそれぞれは前記
第2の列に対応する前記第2の列活性化手段を通
してメモリセルの前記第2の列の1つと結合さ
れ、前記第2の列活性化手段は前記冗長デコーダ
手段からの活性化信号に応答する、改良。
ルの第1の列を備えた複数のビツトセグメントを
もつバイト幅をもつた半導体メモリ装置におけ
る、前記ビツトセグメントの中の任意の選択され
たビツトセグメントにおける有限の数のビツトセ
ルのためにメモリセル冗長性を与えるための改良
であつて、 少なくとも1つのメモリセルの第2の列を備
え、前記第2の列は前記第1の列のうちの任意の
1つを置換えるために用いられ、 前記第2の列のそれぞれの1つのための冗長デ
コーダ手段をさらに備え、 前記冗長デコーダ手段は複数の易融スイツチの
ペアを備えており、前記易融スイツチのそれぞれ
のペアは相補的入力によつてアドレスされ、前記
ペアのそれぞれのヒユーズのうちの1つは前記選
択された第1の列に対応するアドレスに対応する
パターンにおいてしや断され、 前記第2の列のそれぞれのためのものであつ
て、前記冗長デコーダ手段からの信号にに応答し
て、選択された第2の列を活性化する第2の列活
性化手段をさらに備え、 前記冗長デコーダ手段からの信号に応答して前
記第1の列のうちの任意の選択された1つを前記
第2の列のうちの1つとマルチプレクスするマル
チプレクス手段をさらに備え、 前記冗長デコーダ手段は、前記第1の列のうち
の前記選択された1つがアドレスされたとき前記
第2の列活性化手段が活性化されるように、列ア
ドレス信号に応答しており、 前記マルチプレクス手段は、主スイツチ、少な
くとも1つの第2の列スイツチおよび前記第2の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第2の列スイツチのそれぞれは前記
第2の列に対応する前記第2の列活性化手段を通
してメモリセルの前記第2の列の1つと結合さ
れ、前記第2の列活性化手段は前記冗長デコーダ
手段からの活性化信号に応答する、改良。
2 2値データをストアするためのメモリセルの
第1の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、前
記ビツトセグメントのうちの任意の選択されたビ
ツトセグメントにおけるビツトセルの列を置換え
るためのメモリセル冗長性を与える改良であつ
て、 メモリセルの複数の第2の列を備え、前記メモ
リセルの前記第2の列はメモリセルの前記第1の
列から独立したものであり、メモリセルの前記第
2の列はそれぞれ前記ビツトセグメントの任意の
1つのメモリセルの前記第1の列のうちの任意の
1つを指示するアドレス信号に応答して選択的に
活性化され、 前記第1の列のうちの1つのアドレスを選択す
るデコーダ手段をさらに備え、 前記選択された第1の列を指示するアドレス信
号に応答して前記第2の列のうちの1つを選択し
て活性化する易融手段をさらに備え、 前記選択された第1の列がビツトセグメントの
中でアドレスされたときに前記第2の列を前記第
1の列とマルチプレクスするマルチプレクス手段
をさらに備え、 前記マルチプレクス手段は、主スイツチ、少な
くとも1つの第2の列スイツチおよび前記第2の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第2の列スイツチのそれぞれは前記
第2の列に対応する前記第2の列活性化手段を通
してメモリセルの前記第2の列の1つと結合され
る、改良。
第1の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、前
記ビツトセグメントのうちの任意の選択されたビ
ツトセグメントにおけるビツトセルの列を置換え
るためのメモリセル冗長性を与える改良であつ
て、 メモリセルの複数の第2の列を備え、前記メモ
リセルの前記第2の列はメモリセルの前記第1の
列から独立したものであり、メモリセルの前記第
2の列はそれぞれ前記ビツトセグメントの任意の
1つのメモリセルの前記第1の列のうちの任意の
1つを指示するアドレス信号に応答して選択的に
活性化され、 前記第1の列のうちの1つのアドレスを選択す
るデコーダ手段をさらに備え、 前記選択された第1の列を指示するアドレス信
号に応答して前記第2の列のうちの1つを選択し
て活性化する易融手段をさらに備え、 前記選択された第1の列がビツトセグメントの
中でアドレスされたときに前記第2の列を前記第
1の列とマルチプレクスするマルチプレクス手段
をさらに備え、 前記マルチプレクス手段は、主スイツチ、少な
くとも1つの第2の列スイツチおよび前記第2の
列スイツチのそれぞれを制御するビツトセグメン
トデコーダを含む複数のマルチプレクススイツチ
を含み、前記第2の列スイツチのそれぞれは前記
第2の列に対応する前記第2の列活性化手段を通
してメモリセルの前記第2の列の1つと結合され
る、改良。
3 2値データをストアするためのメモリセルの
第1の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、ビ
ツトセルの欠陥をもつた第1の列のためにビツト
セルの有限の数の第2の列を置換えるための方法
であつて、前記方法は、 ビツトセルの前記第1のセルから独立にアドレ
スされることのできるビツトセルの有限の数の第
2の列を与えるステツプと、 ビツトセルの欠陥をもつた第1の列を確認する
ステツプと、 前記アドレス信号に応答してビツトセルの前記
欠陥をもつた第1の列のアドレス部分においてビ
ツトセルの前記第2の列のうちの1つを活性化す
るステツプとを備え、 前記活性化のステツプは前記第2の列のうちの
前記1つのための冗長デコーダ手段の中の易融リ
ンクを選択的にしや断することを含み、 ビツトセルの前記欠陥をもつた第1の列を活性
化させるアドレス信号に応答してビツトセルの前
記第1の列をバイパスするステツプをさらに備
え、 前記バイパスのステツプは、前記ビツトセグメ
ントに対応するマルチプレクス手段を通しての信
号経路のためのビツトセグメントデコーダ手段の
中の易融リンクをしや断することを含み、前記易
融リンクのしや断は、前記冗長デコーダ手段およ
び前記ビツトセグメントデコーダ手段の中のレー
ザ易融リンクを開くことを含む、方法。
第1の列を備える複数のビツトセグメントをもつ
たバイト幅をもつ半導体メモリ装置における、ビ
ツトセルの欠陥をもつた第1の列のためにビツト
セルの有限の数の第2の列を置換えるための方法
であつて、前記方法は、 ビツトセルの前記第1のセルから独立にアドレ
スされることのできるビツトセルの有限の数の第
2の列を与えるステツプと、 ビツトセルの欠陥をもつた第1の列を確認する
ステツプと、 前記アドレス信号に応答してビツトセルの前記
欠陥をもつた第1の列のアドレス部分においてビ
ツトセルの前記第2の列のうちの1つを活性化す
るステツプとを備え、 前記活性化のステツプは前記第2の列のうちの
前記1つのための冗長デコーダ手段の中の易融リ
ンクを選択的にしや断することを含み、 ビツトセルの前記欠陥をもつた第1の列を活性
化させるアドレス信号に応答してビツトセルの前
記第1の列をバイパスするステツプをさらに備
え、 前記バイパスのステツプは、前記ビツトセグメ
ントに対応するマルチプレクス手段を通しての信
号経路のためのビツトセグメントデコーダ手段の
中の易融リンクをしや断することを含み、前記易
融リンクのしや断は、前記冗長デコーダ手段およ
び前記ビツトセグメントデコーダ手段の中のレー
ザ易融リンクを開くことを含む、方法。
発明の背景
発明の分野
この発明は集積回路半導体メモリに関するもの
で、特に、バイト幅をもつた半導体メモリアレイ
の中での欠陥をもつたビツトセルのどのような列
をも補償する冗長回路機構に関するものである。
で、特に、バイト幅をもつた半導体メモリアレイ
の中での欠陥をもつたビツトセルのどのような列
をも補償する冗長回路機構に関するものである。
半導体メモリアレイにおいて固定配置をとるこ
とに伴うプロセス制御の問題から、時々アレイの
ビツトセルの中に欠陥が生ずることがある。この
欠陥の原因は、ビツトセルの欠陥をもつた列の中
に生ずる(行に関係したものに対するものとして
の)列に関係したものであることもしばしばであ
る。
とに伴うプロセス制御の問題から、時々アレイの
ビツトセルの中に欠陥が生ずることがある。この
欠陥の原因は、ビツトセルの欠陥をもつた列の中
に生ずる(行に関係したものに対するものとして
の)列に関係したものであることもしばしばであ
る。
バイト幅をもつた半導体メモリアレイすなわ
ち、単一のメモリの列のアドレスに応答して出力
データおよび入力データの並列ラインが与えられ
るようなメモリアレイにおいては、ビツトセルは
並列となつた列へと配列されてビツトセグメント
を形成し、このビツトセグメントにおいては任意
の1つのビツトセグメントうちの1つの列のみが
任意の1つの時間においてアドレス可能となつて
いる。
ち、単一のメモリの列のアドレスに応答して出力
データおよび入力データの並列ラインが与えられ
るようなメモリアレイにおいては、ビツトセルは
並列となつた列へと配列されてビツトセグメント
を形成し、このビツトセグメントにおいては任意
の1つのビツトセグメントうちの1つの列のみが
任意の1つの時間においてアドレス可能となつて
いる。
もしセルが製造の途中に欠陥をもつていること
が判明した場合、その半導体チツプの全体を破棄
してしまうか、または、欠陥をもつたビツトセル
を正常のビツトセルと置換えるためのメカニズム
を与えなければならない。置換え可能なビツトセ
ルおよびそれを伴つた回路は冗長回路メモリとし
て知られている。
が判明した場合、その半導体チツプの全体を破棄
してしまうか、または、欠陥をもつたビツトセル
を正常のビツトセルと置換えるためのメカニズム
を与えなければならない。置換え可能なビツトセ
ルおよびそれを伴つた回路は冗長回路メモリとし
て知られている。
従来技術の説明
冗長機構は既に開発されて種々の方面に応用さ
れている。R.SudおよびK.C.Hardeeによる“欠
陥耐性をもつた30ns/375mW 16K×1MNOSス
タテイツクRAM”スタテイツクランダムアクセ
ス、エレクトロニクス(第53巻)、1980年9月11
日、第117頁ないし第123頁、という名称の記事に
おいて、ビツト幅をもつたメモリに対する1つの
アプローチが記載されている。この記事において
は、ビツトセグメントを伴つた単一の列が与えら
れ、それがビツトセグメントの中に任意の列と置
換えるために用いることができるということが記
載されている。
れている。R.SudおよびK.C.Hardeeによる“欠
陥耐性をもつた30ns/375mW 16K×1MNOSス
タテイツクRAM”スタテイツクランダムアクセ
ス、エレクトロニクス(第53巻)、1980年9月11
日、第117頁ないし第123頁、という名称の記事に
おいて、ビツト幅をもつたメモリに対する1つの
アプローチが記載されている。この記事において
は、ビツトセグメントを伴つた単一の列が与えら
れ、それがビツトセグメントの中に任意の列と置
換えるために用いることができるということが記
載されている。
冗長回路を利用したビツト幅をもつた出力を有
する1つの半導体メモリが、Vernon G.Mc
Kenneyによる“冗長回路を利用した5V 64K
EPROM”、1980、IEEE国際ソリツドステート回
路コンフアレンスプロシーテイング(1980年2月
14日)という名称の論文の中に記載されている。
この中で開示されている冗長回路機構は、正規の
ビツトセグメントの1つのみにおいて少なくとも
1つの列を完換するために、列のグループからな
る完全な外部ビツトセグメントを付け加えてい
る。
する1つの半導体メモリが、Vernon G.Mc
Kenneyによる“冗長回路を利用した5V 64K
EPROM”、1980、IEEE国際ソリツドステート回
路コンフアレンスプロシーテイング(1980年2月
14日)という名称の論文の中に記載されている。
この中で開示されている冗長回路機構は、正規の
ビツトセグメントの1つのみにおいて少なくとも
1つの列を完換するために、列のグループからな
る完全な外部ビツトセグメントを付け加えてい
る。
冗長回路に関する従来の機構においては、特定
の欠陥をもつたメモリにおいておそらく発見され
るであろうエラーよりも実質的に多くの冗長性を
与えることによつて、サブストレートの有効な領
域を浪費ししまう。このため、欠陥をもつたメモ
リセルを置換えるには十分ではあるが、メモリ全
体のサイズを実質的に増大させ、それによつて必
要以上にスペスを使つてしまう程の大きさではな
いサイズとレイアウトをもつた冗長回路を有する
メモリの実現こそが望まれている。
の欠陥をもつたメモリにおいておそらく発見され
るであろうエラーよりも実質的に多くの冗長性を
与えることによつて、サブストレートの有効な領
域を浪費ししまう。このため、欠陥をもつたメモ
リセルを置換えるには十分ではあるが、メモリ全
体のサイズを実質的に増大させ、それによつて必
要以上にスペスを使つてしまう程の大きさではな
いサイズとレイアウトをもつた冗長回路を有する
メモリの実現こそが望まれている。
発明の概要
この発明に従つて、この冗長性半導体メモリ装
置は、ビツトセグメントの中でアドレス可能であ
りかつ独立したビツトセルの冗長列を複数備えた
ビツトセルの列の形で配列され、電気的な配置が
可能となつている。特に、メモリの出力バツフア
にマルチプレクス手段を与え、通常のビツトセグ
メントをビツトセルの予備の列とマルチプレクス
するために用い、ここでは、通常のビツトセグメ
ントの中の特定の列が欠陥をもつているものと確
認されたとき、選択された予備の列のみが活性化
されるようになつている。
置は、ビツトセグメントの中でアドレス可能であ
りかつ独立したビツトセルの冗長列を複数備えた
ビツトセルの列の形で配列され、電気的な配置が
可能となつている。特に、メモリの出力バツフア
にマルチプレクス手段を与え、通常のビツトセグ
メントをビツトセルの予備の列とマルチプレクス
するために用い、ここでは、通常のビツトセグメ
ントの中の特定の列が欠陥をもつているものと確
認されたとき、選択された予備の列のみが活性化
されるようになつている。
この発明の重要なエレメントの1つはデコー
ダ、すなわちここでは冗長デコーダであつて、こ
の冗長デコーダは活性化シエーマの選択を行な
う。この冗長デコーダは、2つの相補的入力のう
ちのいずれかが活性状態となつている場合に動作
して、デジタルアドレスのラインを選択する。こ
のため、ビツト入力のうちの他の1つは、物理的
に不能化されていてもよい。この冗長デコーダ
は、逐次アドレスされた列を活性化するか、また
は、置換える列を活性化し逐次アドレスされた列
を不能化することによつて、アドレスワードに応
答する。この発明に従つて、この冗長デコーダに
はプログラム可能ヒユーズが与えられており、特
に、このヒユーズはレーザ易融リンクであつて、
これによつて、このメモリ装置はビツトセルの欠
陥をもつていると確認された列をバイパスするよ
うに再構成される。
ダ、すなわちここでは冗長デコーダであつて、こ
の冗長デコーダは活性化シエーマの選択を行な
う。この冗長デコーダは、2つの相補的入力のう
ちのいずれかが活性状態となつている場合に動作
して、デジタルアドレスのラインを選択する。こ
のため、ビツト入力のうちの他の1つは、物理的
に不能化されていてもよい。この冗長デコーダ
は、逐次アドレスされた列を活性化するか、また
は、置換える列を活性化し逐次アドレスされた列
を不能化することによつて、アドレスワードに応
答する。この発明に従つて、この冗長デコーダに
はプログラム可能ヒユーズが与えられており、特
に、このヒユーズはレーザ易融リンクであつて、
これによつて、このメモリ装置はビツトセルの欠
陥をもつていると確認された列をバイパスするよ
うに再構成される。
この発明は、添付した図面に関連した以下の詳
細な説明を参照することによつてよりよく理解さ
れよう。
細な説明を参照することによつてよりよく理解さ
れよう。
第1図はこの発明に従つた半導体ランダムアク
セスメモリのブロツク図である。
セスメモリのブロツク図である。
第2図はこの発明に従つた選択回路の論理回路
図である。
図である。
第3図はこの発明に従つた冗長デコーダの回路
図である。
図である。
第4図はこの発明に従つた第1のゲート制御回
路の回路図である。
路の回路図である。
特定の実施例の詳細な説明
第1図を参照すると、この発明に従つた半導体
メモリ10の部分が示されている。各図面を通し
て、同じ参照番号に対応するエレメントを示す。
特定の実施例においては、このメモリは8個のビ
ツトセグメント12を備えており、このビツトセ
グメントのそれぞれはビツトセルの16の正規のす
なわち第1の列14を備えている。このビツトセ
グメントの数や、ビツトセグメントあたりの列の
数は、この発明の目的を示すために単に例として
選ばれたものにすぎない。このエレメントの数は
メモリ構造のサイズや設計によつて変えることが
可能である。それに加えて、この発明では、マト
リツクス状に配列されかつ一般には平面的な半導
体チツプの中に組み込まれる半導体メモリの行の
性格に対するものとしての列のみを取扱う。これ
らの構造は、行のデコーデイングのために用いら
れるエレメントと混同すべきではない。行に関連
した欠陥を取扱うためには、一般に異なつた技術
が必要とされる。
メモリ10の部分が示されている。各図面を通し
て、同じ参照番号に対応するエレメントを示す。
特定の実施例においては、このメモリは8個のビ
ツトセグメント12を備えており、このビツトセ
グメントのそれぞれはビツトセルの16の正規のす
なわち第1の列14を備えている。このビツトセ
グメントの数や、ビツトセグメントあたりの列の
数は、この発明の目的を示すために単に例として
選ばれたものにすぎない。このエレメントの数は
メモリ構造のサイズや設計によつて変えることが
可能である。それに加えて、この発明では、マト
リツクス状に配列されかつ一般には平面的な半導
体チツプの中に組み込まれる半導体メモリの行の
性格に対するものとしての列のみを取扱う。これ
らの構造は、行のデコーデイングのために用いら
れるエレメントと混同すべきではない。行に関連
した欠陥を取扱うためには、一般に異なつた技術
が必要とされる。
ビツトセグメント12のそれぞれは、第1のコ
ラム14のベース部分に従来の1オブ16デコーダ
が与えられている。この1オブ16デコーダを用い
ることの目的は、16個の列のうちから選択された
1つをメモリ入力/出力ライン18へと導くこと
である。バイト幅をもつたメモリにおいては、8
本のこのようなライン18によつて、ビツトセグ
メント12に対するバイハ幅をもつた入力/出力
経路が構成される。デコーダ16のそれぞれには
列アドレスバス20が結合されており、アドレス
メモリI/Oライン18を選択するための信号を
与える。メモリI/Oライン18の上の信号は入
力/出力ポード22へと結合され、入力/出力ボ
ート22はバイト幅をもつたデータポート24へ
とそれぞれ結合する。
ラム14のベース部分に従来の1オブ16デコーダ
が与えられている。この1オブ16デコーダを用い
ることの目的は、16個の列のうちから選択された
1つをメモリ入力/出力ライン18へと導くこと
である。バイト幅をもつたメモリにおいては、8
本のこのようなライン18によつて、ビツトセグ
メント12に対するバイハ幅をもつた入力/出力
経路が構成される。デコーダ16のそれぞれには
列アドレスバス20が結合されており、アドレス
メモリI/Oライン18を選択するための信号を
与える。メモリI/Oライン18の上の信号は入
力/出力ポード22へと結合され、入力/出力ボ
ート22はバイト幅をもつたデータポート24へ
とそれぞれ結合する。
この発明に従つて、メモリI/Oライン18お
よびI/Oポート22の間には冗長回路メモリ2
6が配置されており、この冗長回路メモリは列ア
ドレスバス20によつてアドレスされて、ビツト
セルの予備のすなわち第2の列28,30を選択
的に活性化できるようになつている。ここで、こ
の予備の列28,30はビツトセグメント12の
うちの任意の1つにおける任意の第1の列14の
アドレスにおいて電気的に配置されることができ
る。予備の列の任意の数をこの方法で与えること
ができる。図解の目的で、2個の予備の列のみが
示してある。この冗長回路メモリ26は第2の列
28,30、冗長デコーダ32,34および予備
の列28,30のそれぞれのための列アドレスス
イツチ36,38ならびにビツトセグメント12
のそれぞれについての1つのマルチプレクサ手段
40を備えている。
よびI/Oポート22の間には冗長回路メモリ2
6が配置されており、この冗長回路メモリは列ア
ドレスバス20によつてアドレスされて、ビツト
セルの予備のすなわち第2の列28,30を選択
的に活性化できるようになつている。ここで、こ
の予備の列28,30はビツトセグメント12の
うちの任意の1つにおける任意の第1の列14の
アドレスにおいて電気的に配置されることができ
る。予備の列の任意の数をこの方法で与えること
ができる。図解の目的で、2個の予備の列のみが
示してある。この冗長回路メモリ26は第2の列
28,30、冗長デコーダ32,34および予備
の列28,30のそれぞれのための列アドレスス
イツチ36,38ならびにビツトセグメント12
のそれぞれについての1つのマルチプレクサ手段
40を備えている。
第2図に移ると、ここには予備の列28,30
をもつた、メモリ10のための選択回路を構成す
る冗長回路メモリ26の回路図が示されている。
単一冗長デコーダ出力ライン42,44はマルチ
プレクサ手段40のそれぞれへ結合され、また予
備の列28,30のための列アドレススイツチ3
6,38へも結合されている。このメモリライン
46,48はそれぞれ、マルチプレクサ40のそ
れぞれの入力ポート50,52の1つへと結合さ
れている。便宜上、ただ1つのマルチプレクサ手
段40のみを示してある。
をもつた、メモリ10のための選択回路を構成す
る冗長回路メモリ26の回路図が示されている。
単一冗長デコーダ出力ライン42,44はマルチ
プレクサ手段40のそれぞれへ結合され、また予
備の列28,30のための列アドレススイツチ3
6,38へも結合されている。このメモリライン
46,48はそれぞれ、マルチプレクサ40のそ
れぞれの入力ポート50,52の1つへと結合さ
れている。便宜上、ただ1つのマルチプレクサ手
段40のみを示してある。
好ましい実施例においては、このメモリ10は
電界効果形トランジスタ(FET)スイツチをも
つた金属酸化物半導体(MOS)技術を用いて構
成されている。このスイツチングラインの上に信
号レベルは2つの電圧状態において動作し、それ
ぞれのスイツチを飽和させてオンまたは高インピ
ーダンス状態を生じさせ、それによつてFET装
置のドレイン電極およびソース電極の間の信号経
路への阻止を生じさせる。
電界効果形トランジスタ(FET)スイツチをも
つた金属酸化物半導体(MOS)技術を用いて構
成されている。このスイツチングラインの上に信
号レベルは2つの電圧状態において動作し、それ
ぞれのスイツチを飽和させてオンまたは高インピ
ーダンス状態を生じさせ、それによつてFET装
置のドレイン電極およびソース電極の間の信号経
路への阻止を生じさせる。
列アドレススイツチ36,38のそれぞれは
FETスイツチ54,56を備えており、この
FETスイツチはそれぞれの冗長デコーダ出力ラ
イン42,44へ結合されたゲート電極と、予備
の列28,30へと結合されたドレイン電極とを
もつている。また、この列アドレススイツチ3
6,38はFETスイツチ54,56のソース電
極とメモリライン46,48との間に結合された
双方向増幅器手段58,60を備えている。列ア
ドレスバス20の上に加えられた選択された列ア
ドレスに応答して冗長デコーダ出力ライン42,
44の上に信号を能動化することのみに応答する
ことによつて、列アドレススイツチ36,38は
メモリライン46,48をターンオンする。この
目的で、この冗長デコーダ32,34はプログラ
ム可能となつており、これは、メモリ10の製造
および最初の検査の後に列アドレスバスに与えら
れるアドレス信号に選択的に応答するという形で
構成される。この目的で、この冗長デコーダ3
2,34はアドレス信号への応答を構成するため
に用いられる易融リンクを含んでいる。このよう
な冗長デコーダ32のうちの1つが第3図に示さ
れている。この冗長デコーダ32は易融スイツチ
62,64のペアを備えており、この易融スイツ
チのペアのそれぞれは16の異なつたアドレスを表
現する4―ビツト入力の列アドレスを示す相補的
入力によつてアドレスされる。易融スイツチ6
2,64の4つのペアが、冗長デコーダ32の中
に与えられている。この易融スイツチはそれぞ
れ、レーザ易融導電体のような易融リンク66お
よびMOSスイツチ67を備えている。MOSスイ
ツチ67のそれぞれのソース電極は接地基準電圧
へと結合されており、また、ドレイン電極は易融
リンク66の1つの端子へと結合されている。こ
の易融リンクの他の端子は入力導電体70を通し
てバツフア増幅器68の入力へと結合されてい
る。この入力導電体70は負荷を通して電源Vcc
へと結び付けられており、この負荷は典型的には
デプレツシヨンモードのトランジスタ72であ
る。FETスイツチ62,64のそれぞれのゲー
ト電極は相補的入力アドレスのペアY1,1な
いしY4,4へと結合されている。この冗長デ
コーダ32はそれぞれのトランジスタのペアの中
の易融リンクのペアのうちの1つを開放すること
によつてプログラムされ、欠陥をもつ列に対応す
る列のアドレスが列アドレスバスに与えられたと
きに、出力ライン44が能動化された列アドレス
スイツチ36(第2図)をターンオンするように
される。予備の列28のそれぞれにこのような列
デコーダ32の1つが与えられる。
FETスイツチ54,56を備えており、この
FETスイツチはそれぞれの冗長デコーダ出力ラ
イン42,44へ結合されたゲート電極と、予備
の列28,30へと結合されたドレイン電極とを
もつている。また、この列アドレススイツチ3
6,38はFETスイツチ54,56のソース電
極とメモリライン46,48との間に結合された
双方向増幅器手段58,60を備えている。列ア
ドレスバス20の上に加えられた選択された列ア
ドレスに応答して冗長デコーダ出力ライン42,
44の上に信号を能動化することのみに応答する
ことによつて、列アドレススイツチ36,38は
メモリライン46,48をターンオンする。この
目的で、この冗長デコーダ32,34はプログラ
ム可能となつており、これは、メモリ10の製造
および最初の検査の後に列アドレスバスに与えら
れるアドレス信号に選択的に応答するという形で
構成される。この目的で、この冗長デコーダ3
2,34はアドレス信号への応答を構成するため
に用いられる易融リンクを含んでいる。このよう
な冗長デコーダ32のうちの1つが第3図に示さ
れている。この冗長デコーダ32は易融スイツチ
62,64のペアを備えており、この易融スイツ
チのペアのそれぞれは16の異なつたアドレスを表
現する4―ビツト入力の列アドレスを示す相補的
入力によつてアドレスされる。易融スイツチ6
2,64の4つのペアが、冗長デコーダ32の中
に与えられている。この易融スイツチはそれぞ
れ、レーザ易融導電体のような易融リンク66お
よびMOSスイツチ67を備えている。MOSスイ
ツチ67のそれぞれのソース電極は接地基準電圧
へと結合されており、また、ドレイン電極は易融
リンク66の1つの端子へと結合されている。こ
の易融リンクの他の端子は入力導電体70を通し
てバツフア増幅器68の入力へと結合されてい
る。この入力導電体70は負荷を通して電源Vcc
へと結び付けられており、この負荷は典型的には
デプレツシヨンモードのトランジスタ72であ
る。FETスイツチ62,64のそれぞれのゲー
ト電極は相補的入力アドレスのペアY1,1な
いしY4,4へと結合されている。この冗長デ
コーダ32はそれぞれのトランジスタのペアの中
の易融リンクのペアのうちの1つを開放すること
によつてプログラムされ、欠陥をもつ列に対応す
る列のアドレスが列アドレスバスに与えられたと
きに、出力ライン44が能動化された列アドレス
スイツチ36(第2図)をターンオンするように
される。予備の列28のそれぞれにこのような列
デコーダ32の1つが与えられる。
ビツトセグメント12のそれぞれに対して1つ
が与えられるマルチプレクサ手段40は、主
FETスイツチ74および、冗長FETスイツチ7
6,78を備えている。これらのソース電極は共
通ノードへと結合されており、この共通ノードは
I/Oポート22(第1図)へと結合されてい
る。主FETスイツチ74のドレイン電極はマル
チプレクサポート80を通して対応するビツトセ
グメント12のメモリI/Oライン18へと結合
する。冗長FETスイツチ76,78のドレイン
電極はそれぞれ、予備の列28,30のためのマ
ルチプレクサポート50,52へと結合される。
主FETスイツチ74のゲート電極はNORゲート
82の出力へと結合する。このNORゲート82
は、冗長FETスイツチ76,78のうちの1つ
もオンとなつていない場合にのみ活性化されて主
FETスイツチ74をターンオンする。したがつ
て、NORゲート82の入力は、冗長FETスイツ
チ76,78のゲート電極と同じ入力信号を受取
るように結合されている。
が与えられるマルチプレクサ手段40は、主
FETスイツチ74および、冗長FETスイツチ7
6,78を備えている。これらのソース電極は共
通ノードへと結合されており、この共通ノードは
I/Oポート22(第1図)へと結合されてい
る。主FETスイツチ74のドレイン電極はマル
チプレクサポート80を通して対応するビツトセ
グメント12のメモリI/Oライン18へと結合
する。冗長FETスイツチ76,78のドレイン
電極はそれぞれ、予備の列28,30のためのマ
ルチプレクサポート50,52へと結合される。
主FETスイツチ74のゲート電極はNORゲート
82の出力へと結合する。このNORゲート82
は、冗長FETスイツチ76,78のうちの1つ
もオンとなつていない場合にのみ活性化されて主
FETスイツチ74をターンオンする。したがつ
て、NORゲート82の入力は、冗長FETスイツ
チ76,78のゲート電極と同じ入力信号を受取
るように結合されている。
このマルチプレクサ手段40はさらにビツトセ
グメントデコーダ84,86を含んでおり、その
それぞれのビツトセグメントデコーダは冗長デコ
ーダ32,34からの出力ライン42,44の上
のそれぞれの出力を単一の入力として受取るよう
に結合されており、また、それぞれの冗長FET
スイツチ76,74のゲート電極に結合される出
力をもつている。
グメントデコーダ84,86を含んでおり、その
それぞれのビツトセグメントデコーダは冗長デコ
ーダ32,34からの出力ライン42,44の上
のそれぞれの出力を単一の入力として受取るよう
に結合されており、また、それぞれの冗長FET
スイツチ76,74のゲート電極に結合される出
力をもつている。
第4図に移ると、この発明に従つたビツトセグ
メントデコーダ84が、入力として冗長デコーダ
出力ライン42を、そして、冗長FETスイツチ
76(第2図)のゲート電極に結合する出力ライ
ン88をもつものとして示されている。この回路
は、ビツトセグメントデコーダ84に付随した、
ビツトセグメント12の中の列を置換えるために
予備の列28が選択されたとき、入力ライン42
に与えられた信号を出力88へと導くための経路
を与えるために用いられる。この発明のこの図解
においては、このようなビツトセグメントデコー
ダ84,86の16個が与えられており、それぞれ
のマルチプレクサ手段40のためには2個が存在
する。このビツトセグメントデコーダ84はスイ
ツチングトランジスタ90,92,94,96、
易融リンク98,100、負荷102および10
4を備えている。この負荷102はデプレツシヨ
ンモードのトランジスタであつて、そのドレイン
電極は電圧Vccに結合されており、またそのゲー
ト電極はトランジスタ90およびトランジスタ9
2のゲート電極ならびに易融リンク98の1つの
端子との共通ノードへ結合される。易融リンク9
8の他の端子は接地へと接続される。トランジス
タ90,92のドレイン電極はともに信号ライン
42の上の入力に接続される。トランジスタ90
のソース電極は出力88およびトランジスタ96
のドレイン電極へと結合される。トランジスタ9
6のソース電極は接地され、トランジスタ96の
ゲート電極は負荷104およびトランジスタ94
のドレイン電極へと接続される。トランジスタ9
4のソース電極は接地される。トランジスタ94
のゲート電極はトランジスタ92のソース電極お
よび易融リンク100の1つの端子へと接続され
る。易融リンク100の他の端子は接地される。
易融リング98,100が導電的になつた場合は
いつでも、トランジスタ90,92,94のゲー
ト電極は10Wであり、したがつてオフである。こ
のため、トランシンスダ96のゲート電極はhigh
であり、そしてトランジスタ96はオンとなり、
このため出力88を接地レベルへと接続する。ラ
イン42における入力は開いた回路に出会うこと
になり、したがつてビツトセグメントデコーダ8
4を通して信号は伝わらない。しかしながら、易
融リンク98,100が開いたときには、トラン
ジスタ90,92,94のゲート電極はhighであ
り、そのためこれらはオンとなり、トランジスタ
96のゲートはlowしたがつてこのトランジスタ
はオフであり、そして入力42に加えられたどの
ような信号も出力88へと伝わつてゆく。
メントデコーダ84が、入力として冗長デコーダ
出力ライン42を、そして、冗長FETスイツチ
76(第2図)のゲート電極に結合する出力ライ
ン88をもつものとして示されている。この回路
は、ビツトセグメントデコーダ84に付随した、
ビツトセグメント12の中の列を置換えるために
予備の列28が選択されたとき、入力ライン42
に与えられた信号を出力88へと導くための経路
を与えるために用いられる。この発明のこの図解
においては、このようなビツトセグメントデコー
ダ84,86の16個が与えられており、それぞれ
のマルチプレクサ手段40のためには2個が存在
する。このビツトセグメントデコーダ84はスイ
ツチングトランジスタ90,92,94,96、
易融リンク98,100、負荷102および10
4を備えている。この負荷102はデプレツシヨ
ンモードのトランジスタであつて、そのドレイン
電極は電圧Vccに結合されており、またそのゲー
ト電極はトランジスタ90およびトランジスタ9
2のゲート電極ならびに易融リンク98の1つの
端子との共通ノードへ結合される。易融リンク9
8の他の端子は接地へと接続される。トランジス
タ90,92のドレイン電極はともに信号ライン
42の上の入力に接続される。トランジスタ90
のソース電極は出力88およびトランジスタ96
のドレイン電極へと結合される。トランジスタ9
6のソース電極は接地され、トランジスタ96の
ゲート電極は負荷104およびトランジスタ94
のドレイン電極へと接続される。トランジスタ9
4のソース電極は接地される。トランジスタ94
のゲート電極はトランジスタ92のソース電極お
よび易融リンク100の1つの端子へと接続され
る。易融リンク100の他の端子は接地される。
易融リング98,100が導電的になつた場合は
いつでも、トランジスタ90,92,94のゲー
ト電極は10Wであり、したがつてオフである。こ
のため、トランシンスダ96のゲート電極はhigh
であり、そしてトランジスタ96はオンとなり、
このため出力88を接地レベルへと接続する。ラ
イン42における入力は開いた回路に出会うこと
になり、したがつてビツトセグメントデコーダ8
4を通して信号は伝わらない。しかしながら、易
融リンク98,100が開いたときには、トラン
ジスタ90,92,94のゲート電極はhighであ
り、そのためこれらはオンとなり、トランジスタ
96のゲートはlowしたがつてこのトランジスタ
はオフであり、そして入力42に加えられたどの
ような信号も出力88へと伝わつてゆく。
どのようなビツトセグメント12の中の欠陥を
もつた列14も、次に示す方法によつて、予備の
列28によつてプログラム的に置換えられる。冗
長デコーダ32の易融リンク66は置換えられる
べき列14の列アドレスに対応したパターンで開
かれ、それによつて出力バツフア68は、対象と
なる列のアドレスが列アドレスバス20へと与え
られたときにはいつでも活性化されてスイツチ3
6をターンオンするようになる。選択されたビツ
トセグメント12に対応するマルチプレクサ手段
40の中のビツトセグメントデコーダ84は、2
つの易融リンク98,100を開くことによつて
プログラムされる。マルチプレクサ手段40の中
の他のビツトセグメントデコーダ86は影響を受
けない。列アドレスバス20へと選択された列ア
ドレス信号が与えられると、冗長デコーダ32が
活性化され、列アドレススイツチ36およびマル
チプレクサ(第2図)の中の冗長FET76をタ
ーンオンする。この予備の列28はしたがつて、
それがあたかも選択された欠陥をもつた列である
かのようにI/Oポート22へと接続される。
もつた列14も、次に示す方法によつて、予備の
列28によつてプログラム的に置換えられる。冗
長デコーダ32の易融リンク66は置換えられる
べき列14の列アドレスに対応したパターンで開
かれ、それによつて出力バツフア68は、対象と
なる列のアドレスが列アドレスバス20へと与え
られたときにはいつでも活性化されてスイツチ3
6をターンオンするようになる。選択されたビツ
トセグメント12に対応するマルチプレクサ手段
40の中のビツトセグメントデコーダ84は、2
つの易融リンク98,100を開くことによつて
プログラムされる。マルチプレクサ手段40の中
の他のビツトセグメントデコーダ86は影響を受
けない。列アドレスバス20へと選択された列ア
ドレス信号が与えられると、冗長デコーダ32が
活性化され、列アドレススイツチ36およびマル
チプレクサ(第2図)の中の冗長FET76をタ
ーンオンする。この予備の列28はしたがつて、
それがあたかも選択された欠陥をもつた列である
かのようにI/Oポート22へと接続される。
以上で、この発明は特定の実施例によつて説明
されたことになる。当業者にとつては他の実施例
は明白であろう。したがつて、この発明は添付し
た請求の範囲によつて制限されるものである。
されたことになる。当業者にとつては他の実施例
は明白であろう。したがつて、この発明は添付し
た請求の範囲によつて制限されるものである。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/345,986 US4471472A (en) | 1982-02-05 | 1982-02-05 | Semiconductor memory utilizing an improved redundant circuitry configuration |
US345986 | 1982-02-05 | ||
PCT/US1982/001826 WO1983002847A1 (en) | 1982-02-05 | 1982-12-28 | Semiconductor memory utilizing redundant circuitry |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59500117A JPS59500117A (ja) | 1984-01-19 |
JPH0318279B2 true JPH0318279B2 (ja) | 1991-03-12 |
Family
ID=23357436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP83500600A Granted JPS59500117A (ja) | 1982-02-05 | 1982-12-28 | 冗長回路を利用した半導体メモリ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4471472A (ja) |
EP (1) | EP0099910B1 (ja) |
JP (1) | JPS59500117A (ja) |
AT (1) | ATE47500T1 (ja) |
DE (1) | DE3279995D1 (ja) |
WO (1) | WO1983002847A1 (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3221268C1 (de) * | 1982-06-04 | 1983-12-15 | Siemens AG, 1000 Berlin und 8000 München | Speicherbaustein |
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JPS60501878A (ja) * | 1983-07-14 | 1985-10-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 列冗長性回路を有するバイト幅メモリ回路 |
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