JPH03179954A - ディジタル化直交位相変調器 - Google Patents
ディジタル化直交位相変調器Info
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- JPH03179954A JPH03179954A JP31979889A JP31979889A JPH03179954A JP H03179954 A JPH03179954 A JP H03179954A JP 31979889 A JP31979889 A JP 31979889A JP 31979889 A JP31979889 A JP 31979889A JP H03179954 A JPH03179954 A JP H03179954A
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- 238000010586 diagram Methods 0.000 description 10
- 230000000295 complement effect Effects 0.000 description 7
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- 230000010363 phase shift Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、人力信号に波形整形を施し直交位相変調を行
うことのできるディジタル化直交位相変調器に利用する
。
うことのできるディジタル化直交位相変調器に利用する
。
従来から用いられ−ているディジタル化直交位相変調回
路の一例として4相位相変調回路の構成図を第4図に示
す。
路の一例として4相位相変調回路の構成図を第4図に示
す。
第4図において、31は同相成分入力信号、32は直交
成分入力信号、33および34はに段のシフトレジスタ
、35および36はそれぞれシフトレジスタ33および
34より下位のアドレスを与えられるROM(リードオ
ンリーメモリ)、37はROM2Sおよび36に上位ア
ドレスを発生するn段のカウンタ、38はクロック制御
回路、39および48はデータセレクタ、47は2の補
数演算回路、40はディジタルアナログ変換器(D/A
) 、41は低域ろ波回路(LPF) 、ならびに43
は変調出力信号である。
成分入力信号、33および34はに段のシフトレジスタ
、35および36はそれぞれシフトレジスタ33および
34より下位のアドレスを与えられるROM(リードオ
ンリーメモリ)、37はROM2Sおよび36に上位ア
ドレスを発生するn段のカウンタ、38はクロック制御
回路、39および48はデータセレクタ、47は2の補
数演算回路、40はディジタルアナログ変換器(D/A
) 、41は低域ろ波回路(LPF) 、ならびに43
は変調出力信号である。
次に、本従来例の動作について説明する。ROM35お
よび36は波形整形フィルタとして使用される有限イン
パルス応答フィルタの係数と人力信号との演算結果が書
き込まれている。同相成分入力信号31および直交成分
入力信号32は周波数f−(llz)で、クロック制御
回路38より周波数fb(Hz)のクロック信号が供給
されるシフトレジスタ33および34にそれぞれ順次記
憶される。シフトレジスタ33および34に蓄積された
人力信号列は、それぞれROM35および36に下位ア
ドレスを与える。また、カウンタ37は、クロック制御
回路38より与えられる周波数4 m f b (Hz
) (m= 1.2、 )のクロック信号で動作し4m
回のカウントを行い、ROM35および36にnビット
の上位アドレスを与える。
よび36は波形整形フィルタとして使用される有限イン
パルス応答フィルタの係数と人力信号との演算結果が書
き込まれている。同相成分入力信号31および直交成分
入力信号32は周波数f−(llz)で、クロック制御
回路38より周波数fb(Hz)のクロック信号が供給
されるシフトレジスタ33および34にそれぞれ順次記
憶される。シフトレジスタ33および34に蓄積された
人力信号列は、それぞれROM35および36に下位ア
ドレスを与える。また、カウンタ37は、クロック制御
回路38より与えられる周波数4 m f b (Hz
) (m= 1.2、 )のクロック信号で動作し4m
回のカウントを行い、ROM35および36にnビット
の上位アドレスを与える。
ROM35および36は、シフトレジスタ33および3
4ならびにカウンタ37により与えられたアドレスに従
い、波形整形した信号として周波数4 m f b (
Hz)により、■ビットの信号44および45をそれぞ
れ出力する。
4ならびにカウンタ37により与えられたアドレスに従
い、波形整形した信号として周波数4 m f b (
Hz)により、■ビットの信号44および45をそれぞ
れ出力する。
ROM35および36において波形整形フィルタの演算
結果を蓄えたメモリ構成図を第5図(a)および(b)
に示す。ROM35および36は、シフトレジスタ33
および34より与えられる下位アドレスにより入力波形
情報を受ける。カウンタ37は周波数4mfb(Hz)
で4m回のカウントを行い、上位アドレスとしてROM
35および36に与えることによって、フィルタの係数
を4m回切り替える動作を行う。ずなわち、ROM2S
および36は、第5図(a)のように、C4−Σr+x
h+、、+ <j=0.−.4m−1)なる演算結果を
、以下に示すアドレスに従って、出力する。
結果を蓄えたメモリ構成図を第5図(a)および(b)
に示す。ROM35および36は、シフトレジスタ33
および34より与えられる下位アドレスにより入力波形
情報を受ける。カウンタ37は周波数4mfb(Hz)
で4m回のカウントを行い、上位アドレスとしてROM
35および36に与えることによって、フィルタの係数
を4m回切り替える動作を行う。ずなわち、ROM2S
および36は、第5図(a)のように、C4−Σr+x
h+、、+ <j=0.−.4m−1)なる演算結果を
、以下に示すアドレスに従って、出力する。
ROMアドレス
[al’l+ ah−1+ ””’+ a It r
k+ rk−1+ ””’+ r l]MSB
LSB上位アドレス 下
位アドレス n =log24 m このようにして、周波数fb(flz)の入力信号に対
し、4m倍のサンプル周波数でサンプリングを行い、波
形整形を施した周波数4mf、(Hz)の信号44およ
び45を出力する。
k+ rk−1+ ””’+ r l]MSB
LSB上位アドレス 下
位アドレス n =log24 m このようにして、周波数fb(flz)の入力信号に対
し、4m倍のサンプル周波数でサンプリングを行い、波
形整形を施した周波数4mf、(Hz)の信号44およ
び45を出力する。
ここで、搬送波周波数f0と動作クロック周波数f、と
の関係を、 f a−4f c (=4 m f b)とすれば、両
者の位相の一致を仮定することにより、第6図のように
直交搬送波はそれぞれ、同相成分が1.0、−1.0、
、直交成分が0.1.0、−1 といった数列により
表現される。
の関係を、 f a−4f c (=4 m f b)とすれば、両
者の位相の一致を仮定することにより、第6図のように
直交搬送波はそれぞれ、同相成分が1.0、−1.0、
、直交成分が0.1.0、−1 といった数列により
表現される。
このことを用いて4相位相変調信号を表すと具体的な動
作は、同相成分および直交成分の信号44および45を
データセレクタ39によって順次交互に、クロック制御
回路38より与えられる周波数2m f。
作は、同相成分および直交成分の信号44および45を
データセレクタ39によって順次交互に、クロック制御
回路38より与えられる周波数2m f。
(Hz)のクロックにより選択し、さらにデータセレク
タ39から出力される■ビットの信号46と、信号46
に2の補数演算回路47により符号反転を施した信号4
9とをデータセレクタ48において、クロック制御回路
38からの周波数mfb(flz)の信号により選択し
、二つおきに符号を反転したIビットの信号50を出力
することによって実現できる。データセレクタ48から
出力される1ビツトの信号50をディジタルアナログ変
換器40および低域ろ波回路41によって、アナログの
変調出力信号43が得られる。
タ39から出力される■ビットの信号46と、信号46
に2の補数演算回路47により符号反転を施した信号4
9とをデータセレクタ48において、クロック制御回路
38からの周波数mfb(flz)の信号により選択し
、二つおきに符号を反転したIビットの信号50を出力
することによって実現できる。データセレクタ48から
出力される1ビツトの信号50をディジタルアナログ変
換器40および低域ろ波回路41によって、アナログの
変調出力信号43が得られる。
前述したように、従来のディジタル化4相位相変調器は
、ディジクル回路によって4相位相変調出力が得られる
が、高速化する場合にROM35および36のアクセス
速度に問題が生じる。また、2の補数演算回路47およ
びデータセレクタ48によって出力信号の符号反転を行
っているため、ハードウェア量が多くなる問題がある。
、ディジクル回路によって4相位相変調出力が得られる
が、高速化する場合にROM35および36のアクセス
速度に問題が生じる。また、2の補数演算回路47およ
びデータセレクタ48によって出力信号の符号反転を行
っているため、ハードウェア量が多くなる問題がある。
本発明の目的は、これらの問題点を解消することにより
、高速化に適しかつハードウェア量の少ないディジクル
化直交位相変調器を提供することにある。
、高速化に適しかつハードウェア量の少ないディジクル
化直交位相変調器を提供することにある。
本発明は、第一の人力信号を順次記憶する第一のシフト
レジスタと、第二の入力信号を順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタと、前記第一のカウンタからの上位
アドレスおよび前記第一のシフトレジスタからの下位ア
ドレスに応じて位相変調された波形整形フィルタの演算
結果の信号を出力する第一の記憶手段と、前記第二のカ
ウンタからの上位アドレスおよび前記第二のシフトレジ
スタからの下位アドレスに応じて位相変調された波形整
形フィルタの演算結果の信号を出力する第二の記憶手段
と、前記第一および第二の記憶手段から出力される信号
を交互に選択し前記ディジタルアナログ変換器に対して
出力するデータセレクタと、前記第一および第二のシフ
トレジスタおよび前記データセレクタに所定のクロック
信号を供給するクロック制御回路と、前記クロック信号
を反転し前記第二のカウンタに供給する反転回路とを備
えたことを特徴とする。
レジスタと、第二の入力信号を順次記憶する第二のシフ
トレジスタと、ディジタルアナログ変換器と、このディ
ジタルアナログ変換器から出力されるアナログ信号の高
調波をしゃ断し変調出力信号を出力する低域ろ波回路と
を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタと、前記第一のカウンタからの上位
アドレスおよび前記第一のシフトレジスタからの下位ア
ドレスに応じて位相変調された波形整形フィルタの演算
結果の信号を出力する第一の記憶手段と、前記第二のカ
ウンタからの上位アドレスおよび前記第二のシフトレジ
スタからの下位アドレスに応じて位相変調された波形整
形フィルタの演算結果の信号を出力する第二の記憶手段
と、前記第一および第二の記憶手段から出力される信号
を交互に選択し前記ディジタルアナログ変換器に対して
出力するデータセレクタと、前記第一および第二のシフ
トレジスタおよび前記データセレクタに所定のクロック
信号を供給するクロック制御回路と、前記クロック信号
を反転し前記第二のカウンタに供給する反転回路とを備
えたことを特徴とする。
第一のカウンタはクロック制御回路からの2mfb
(fbは人力信号の周波数)なる周波数のクロック信号
に従い第一の記憶手段(ROM)へその上位アドレスを
与え、第二のカウンタは反転回路を介して人力されるク
ロック信号に従い、第二の記憶手段(ROM)に対し前
記第一の記憶手段とは位相の180度ずれたカウンタで
動作するようにその上位アドレスを与える。そして、前
記第一および第二の記憶手段には、データセレクタで選
択されない信号についてはあらかじめ演算を省略した結
果を書き込み、さらにあらかじめ−列おきに演算結果に
負符号を書き込んでおく。
(fbは人力信号の周波数)なる周波数のクロック信号
に従い第一の記憶手段(ROM)へその上位アドレスを
与え、第二のカウンタは反転回路を介して人力されるク
ロック信号に従い、第二の記憶手段(ROM)に対し前
記第一の記憶手段とは位相の180度ずれたカウンタで
動作するようにその上位アドレスを与える。そして、前
記第一および第二の記憶手段には、データセレクタで選
択されない信号についてはあらかじめ演算を省略した結
果を書き込み、さらにあらかじめ−列おきに演算結果に
負符号を書き込んでおく。
従って、前記第一および第二の記憶手段のアクセスに要
求する時間は、従来カウンタが4m回のカウントを行っ
ていたのに対し、2m回のカウントで済むことになり1
/2に短縮することができる。
求する時間は、従来カウンタが4m回のカウントを行っ
ていたのに対し、2m回のカウントで済むことになり1
/2に短縮することができる。
また、出力信号の符号反転を第一および第二の記憶手段
の演算結果に含めて行うことができるため、従来必要と
した2の補数演算回路およびデータセレクタを不要とす
ることができる。
の演算結果に含めて行うことができるため、従来必要と
した2の補数演算回路およびデータセレクタを不要とす
ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、第一の入力信号である同相成分入力信号1
1を順次記憶するに段の第一のシフトレジスタ13と、
第二の入力信号である直交成分入力信号12を順次記憶
するに段の第二のシフトレジスタ14と、ディジタルア
ナログ変換器(D/A) 20 と、このディジタルア
ナログ変換器20から出力されるアナログ信号の高調波
をしゃ断し変調出力信号23を出力する低域ろ波回路(
LPF)21 とを備えたディジタル化直交位相変調器
において、 本発明の特徴とするところの、 (n−1)段の第一および第二のカウンタ17aおよび
17bと、カウンタ17aからの上位アドレスおよびシ
フトレジスタ13からの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果■ビットの信号24
を出力する第一の記憶手段としてのROM (リードオ
ンリーメモリ)15と、カウンタ17bからの上位アド
レスおよびシフトレジスタ14からの下位アドレスに応
じて位相変調された波形整形フィルタの演算結果のIビ
ットの信号25を出力する第二の記憶手段としてのRO
M16と、ROM15および16から出力される信号2
4および250 を交互に選択しディジタルアナログ変換器20に対して
■ビットの信号26を出力するデータセレクタ19と、
シフトレジスタ13および14およびデータセレクタ1
9にそれぞれクロック信号を供給するクロック制御回路
18と、前記クロック信号を反転しカウンタ17bに供
給する反転回路としてのインバータ22とを備えている
。
1を順次記憶するに段の第一のシフトレジスタ13と、
第二の入力信号である直交成分入力信号12を順次記憶
するに段の第二のシフトレジスタ14と、ディジタルア
ナログ変換器(D/A) 20 と、このディジタルア
ナログ変換器20から出力されるアナログ信号の高調波
をしゃ断し変調出力信号23を出力する低域ろ波回路(
LPF)21 とを備えたディジタル化直交位相変調器
において、 本発明の特徴とするところの、 (n−1)段の第一および第二のカウンタ17aおよび
17bと、カウンタ17aからの上位アドレスおよびシ
フトレジスタ13からの下位アドレスに応じて位相変調
された波形整形フィルタの演算結果■ビットの信号24
を出力する第一の記憶手段としてのROM (リードオ
ンリーメモリ)15と、カウンタ17bからの上位アド
レスおよびシフトレジスタ14からの下位アドレスに応
じて位相変調された波形整形フィルタの演算結果のIビ
ットの信号25を出力する第二の記憶手段としてのRO
M16と、ROM15および16から出力される信号2
4および250 を交互に選択しディジタルアナログ変換器20に対して
■ビットの信号26を出力するデータセレクタ19と、
シフトレジスタ13および14およびデータセレクタ1
9にそれぞれクロック信号を供給するクロック制御回路
18と、前記クロック信号を反転しカウンタ17bに供
給する反転回路としてのインバータ22とを備えている
。
次に、本実施例の動作について説明する。同相成分入力
信号11および直交成分入力信号12は周波数f−(l
lz)で、クロック制御回路18より周波数f。
信号11および直交成分入力信号12は周波数f−(l
lz)で、クロック制御回路18より周波数f。
()lz)のクロックを供給されるシフトレジスタ13
および14にそれぞれ順次記憶され、ROM15および
16に下位アドレスを与える。また、第一のカウンタ1
7aはクロック制御回路18より与えられる周波数2
m f b (fiz) (m= 1.2、 )のクロ
ックで動作し2m回のカウントを行い、ROM15に上
位アドレスを与える。同様に第二のカウンタ17bはR
OM16に上位アドレスを与える。すなわち、ROM1
5および16はそれぞれシフトレジスタ13および14
、ならびにカウンタ17aおよび17bにより与えられ
たアドレスに従ってそれぞれ■ビットの信号24および
25を出力する。これら二つの信号24および25をデ
ータセレクタ19によって交互に選択され1ビツトの信
号26として出力され、信号26はディジタルアナログ
変換器20および低域ろ波回路21によりアナログ信号
となり、変調出力信号23を得る。
および14にそれぞれ順次記憶され、ROM15および
16に下位アドレスを与える。また、第一のカウンタ1
7aはクロック制御回路18より与えられる周波数2
m f b (fiz) (m= 1.2、 )のクロ
ックで動作し2m回のカウントを行い、ROM15に上
位アドレスを与える。同様に第二のカウンタ17bはR
OM16に上位アドレスを与える。すなわち、ROM1
5および16はそれぞれシフトレジスタ13および14
、ならびにカウンタ17aおよび17bにより与えられ
たアドレスに従ってそれぞれ■ビットの信号24および
25を出力する。これら二つの信号24および25をデ
ータセレクタ19によって交互に選択され1ビツトの信
号26として出力され、信号26はディジタルアナログ
変換器20および低域ろ波回路21によりアナログ信号
となり、変調出力信号23を得る。
ROM15および16の波形整形フィルタの演算結果お
よび4相位相変調部の符号反転動作のメモリの構成図を
第2図に示す。同相成分側のROM15には、 C10,−(−1)”nr、Xhl、2.(p=O,,
2m−1)一方、直交成分側のROM16には、 C2p+1−(−1) ’Σr t X h i+ 2
p+l (p = 0+、2 mなる演算結果が書き込
まれている。ROM15および16はシフトレジスタ1
3および14より与えられる下位アドレスにより人力波
形情報を受ける。
よび4相位相変調部の符号反転動作のメモリの構成図を
第2図に示す。同相成分側のROM15には、 C10,−(−1)”nr、Xhl、2.(p=O,,
2m−1)一方、直交成分側のROM16には、 C2p+1−(−1) ’Σr t X h i+ 2
p+l (p = 0+、2 mなる演算結果が書き込
まれている。ROM15および16はシフトレジスタ1
3および14より与えられる下位アドレスにより人力波
形情報を受ける。
また、第3図のように、カウンタ17aおよび17bは
、インバータ22の作用により周波数2 m f −(
Hz)で位相が180度ずれた2m回のカウントを行い
、それぞれ上位アドレスとしてROM15および16に
与えることによって、位相を180度ずらせてフィルタ
の係数を2m回切り替える動作を行う。
、インバータ22の作用により周波数2 m f −(
Hz)で位相が180度ずれた2m回のカウントを行い
、それぞれ上位アドレスとしてROM15および16に
与えることによって、位相を180度ずらせてフィルタ
の係数を2m回切り替える動作を行う。
この方法では、後のデータセレクタ19で選択されない
信号についてはあらかじめ演算を省略することにより、
ROM15および16に要求されるアクセスに要する時
間を従来に比べて半減することができる。さらに、従来
ではデータセレクタ19で選択された後、符号反転を行
って直交搬送波の表現を行っていたが、本発明では波形
整形フィルタの演算結果を書き込んでいる部分に、第2
図に示すように、あらかじめ1列おきに演算結果に負符
号をつけて書き込んでおくことによって、従来は必要で
あった2の補数演算回路およびデータセレクタを不要と
した。
信号についてはあらかじめ演算を省略することにより、
ROM15および16に要求されるアクセスに要する時
間を従来に比べて半減することができる。さらに、従来
ではデータセレクタ19で選択された後、符号反転を行
って直交搬送波の表現を行っていたが、本発明では波形
整形フィルタの演算結果を書き込んでいる部分に、第2
図に示すように、あらかじめ1列おきに演算結果に負符
号をつけて書き込んでおくことによって、従来は必要で
あった2の補数演算回路およびデータセレクタを不要と
した。
以上説明したように、本発明は、位相の180度ずれた
カウンタでROMを動作させ、データセレ3 フタで選択されない部分についてはあらかじめ演算を省
略しておくことにより、演算結果の書かれたROMのア
クセス速度を従来に比べて半減することができ高速化で
きる効果がある。また、直交搬送波の表現における符号
反転動作をROMに書き込むべき演算結果に取り込むこ
とによって、従来は必要とした2の補数演算回路および
データセレクタを不要とし、ハードウェア量を少なくで
きる効果がある。
カウンタでROMを動作させ、データセレ3 フタで選択されない部分についてはあらかじめ演算を省
略しておくことにより、演算結果の書かれたROMのア
クセス速度を従来に比べて半減することができ高速化で
きる効果がある。また、直交搬送波の表現における符号
反転動作をROMに書き込むべき演算結果に取り込むこ
とによって、従来は必要とした2の補数演算回路および
データセレクタを不要とし、ハードウェア量を少なくで
きる効果がある。
第1図は本発明の一実施例を示すブロック構成図。
第2図はそのROMのメモリ構成を示す説明図。
第3図はそのカウンタの動作説明図。
第4図は従来例を示すブロック構成図。
第5図はそのROMのメモリ構成を示す説明図。
第6図は直交搬送波の説明図。
11.31・・・同相成分入力信号、12.32・・・
直交成分入力信号、13.14.33.34・・・シフ
トレジスタ、15、4 16.35.36−ROM、 17a 、 17b 、
37−カウンタ、18.38・・・クロック制御回路
、19.39.48・・・データセレクク、20.40
・・・ディジタルアナログ変換器(D/八〉、21.4
1・・・低域ろ波回路(LPF) 、22・・・インバ
ータ、23.43・・・変調出力信号、24.25.2
6.44.45.46.49.50・・・信号、47・
・・2の補数演算回路。
直交成分入力信号、13.14.33.34・・・シフ
トレジスタ、15、4 16.35.36−ROM、 17a 、 17b 、
37−カウンタ、18.38・・・クロック制御回路
、19.39.48・・・データセレクク、20.40
・・・ディジタルアナログ変換器(D/八〉、21.4
1・・・低域ろ波回路(LPF) 、22・・・インバ
ータ、23.43・・・変調出力信号、24.25.2
6.44.45.46.49.50・・・信号、47・
・・2の補数演算回路。
Claims (1)
- 【特許請求の範囲】 1、第一の入力信号を順次記憶する第一のシフトレジス
タ(13)と、 第二の入力信号を順次記憶する第二のシフトレジスタ(
14)と、 ディジタルアナログ変換器(20)と、 このディジタルアナログ変換器から出力されるアナログ
信号の高調波をしゃ断し変調出力信号を出力する低域ろ
波回路(21)と を備えたディジタル化直交位相変調器において、第一お
よび第二のカウンタ(17a、17b)と、前記第一の
カウンタからの上位アドレスおよび前記第一のシフトレ
ジスタからの下位アドレスに応じて位相変調された波形
整形フィルタの演算結果の信号を出力する第一の記憶手
段(15)と、前記第二のカウンタからの上位アドレス
および前記第二のシフトレジスタからの下位アドレスに
応じて位相変調された波形整形フィルタの演算結果の信
号を出力する第二の記憶手段(16)と、前記第一およ
び第二の記憶手段から出力される信号を交互に選択し前
記ディジタルアナログ変換器に対して出力するデータセ
レクタ(19)と、前記第一および第二のシフトレジス
タおよび前記データセレクタに所定のクロック信号を供
給するクロック制御回路(18)と、 前記クロック信号を反転し前記第二のカウンタに供給す
る反転回路(22)と を備えたことを特徴とするディジタル化直交位相変調器
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1319798A JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03179954A true JPH03179954A (ja) | 1991-08-05 |
JPH0813050B2 JPH0813050B2 (ja) | 1996-02-07 |
Family
ID=18114306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1319798A Expired - Lifetime JPH0813050B2 (ja) | 1989-12-08 | 1989-12-08 | ディジタル化直交位相変調器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0813050B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0692867A1 (en) | 1994-07-11 | 1996-01-17 | Nec Corporation | FM modulation circuit and method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234153A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | デイジタル変調器 |
-
1989
- 1989-12-08 JP JP1319798A patent/JPH0813050B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234153A (ja) * | 1985-04-10 | 1986-10-18 | Hitachi Ltd | デイジタル変調器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0692867A1 (en) | 1994-07-11 | 1996-01-17 | Nec Corporation | FM modulation circuit and method |
US5521559A (en) * | 1994-07-11 | 1996-05-28 | Nec Corporation | Signal oscillator, FM modulation circuit using the same, and FM modulation method |
Also Published As
Publication number | Publication date |
---|---|
JPH0813050B2 (ja) | 1996-02-07 |
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