JPH06284159A - ディジタル復調器 - Google Patents
ディジタル復調器Info
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- JPH06284159A JPH06284159A JP5070284A JP7028493A JPH06284159A JP H06284159 A JPH06284159 A JP H06284159A JP 5070284 A JP5070284 A JP 5070284A JP 7028493 A JP7028493 A JP 7028493A JP H06284159 A JPH06284159 A JP H06284159A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 消費電流が少なくかつ小型な回路構成のま
ま、判定タイミングクロックの位相制御の高い制御精度
を維持できるディジタル復調器を提供する。 【構成】 判定回路４は、遅延検波回路３により変調周
波数の２倍でサンプリングされた検波データｅ，ｆを判
定タイミングクロックｌにより判定し、２値データｇを
復調する。その際、補間機能付リミッタ回路５は、上記
検波データｅ，ｆの隣接する２つのサンプル間のデータ
を３点で補間し、その符号を基に２値の矩形波信号ｈを
生成する。位相誤差検出回路７はこの信号ｈを入力とす
るバンドパスフィルタ６の出力信号ｉと現判定タイミン
グクロックｎとの位相比較結果に基づき位相誤差信号ｊ
を出力し、クロック再生回路８は該位相誤差信号ｊに基
づき判定タイミングクロックｌの位相を補正し、判定回
路４に与える。
ま、判定タイミングクロックの位相制御の高い制御精度
を維持できるディジタル復調器を提供する。 【構成】 判定回路４は、遅延検波回路３により変調周
波数の２倍でサンプリングされた検波データｅ，ｆを判
定タイミングクロックｌにより判定し、２値データｇを
復調する。その際、補間機能付リミッタ回路５は、上記
検波データｅ，ｆの隣接する２つのサンプル間のデータ
を３点で補間し、その符号を基に２値の矩形波信号ｈを
生成する。位相誤差検出回路７はこの信号ｈを入力とす
るバンドパスフィルタ６の出力信号ｉと現判定タイミン
グクロックｎとの位相比較結果に基づき位相誤差信号ｊ
を出力し、クロック再生回路８は該位相誤差信号ｊに基
づき判定タイミングクロックｌの位相を補正し、判定回
路４に与える。
Description
【０００１】
【産業上の利用分野】本発明はディジタル復調器に係
り、詳しくは、当該復調器内で受信クロック位相成分を
抽出し、判定タイミングクロックの位相制御を行うクロ
ック同期回路の構成の改良に関する。
り、詳しくは、当該復調器内で受信クロック位相成分を
抽出し、判定タイミングクロックの位相制御を行うクロ
ック同期回路の構成の改良に関する。
【０００２】
【従来の技術】周知のように、ＱＰＳＫなどの４値ディ
ジタル変調方式では、検波した信号をディジタル値に復
調する場合に、変調周波数に合わせた正しいタイミング
で判定を行わなければならない。そのために、通常は、
復調器の持っているクロックを分周して判定タイミング
クロックを生成するが、この復調器の持っているクロッ
クは変調器の持つクロックとは周波数がずれているた
め、正しい復調タイミングを維持するためには、判定タ
イミングクロックの位相補正が必要となる。そのために
は、変調器側で復調器に復調タイミングを知らせるため
のパターン（ＢＴＲパータン）を変調して送出し、復調
器側では該ＢＴＲパターンの検波信号を基にして判定タ
イミングクロックの位相誤差を検出するようにしてい
る。
ジタル変調方式では、検波した信号をディジタル値に復
調する場合に、変調周波数に合わせた正しいタイミング
で判定を行わなければならない。そのために、通常は、
復調器の持っているクロックを分周して判定タイミング
クロックを生成するが、この復調器の持っているクロッ
クは変調器の持つクロックとは周波数がずれているた
め、正しい復調タイミングを維持するためには、判定タ
イミングクロックの位相補正が必要となる。そのために
は、変調器側で復調器に復調タイミングを知らせるため
のパターン（ＢＴＲパータン）を変調して送出し、復調
器側では該ＢＴＲパターンの検波信号を基にして判定タ
イミングクロックの位相誤差を検出するようにしてい
る。
【０００３】図５は、上述した判定タイミングクロック
の位相補正制御を行うクロック同期回路を含むベースバ
ンドディジタル復調器の従来例を示す回路図である。同
図において、１及び２は８ビットのアナログ／ディジタ
ル変換回路（Ａ／Ｄ変換回路）であり、ＲＦ受信回路１
０から出力される直交ベースバンド信号ａ，ｂを、変調
速度の８倍（８ｆｂで表現する）のクロックｎでサンプ
リングし、８ビットのディジタルデータｃ及びｄを出力
する。
の位相補正制御を行うクロック同期回路を含むベースバ
ンドディジタル復調器の従来例を示す回路図である。同
図において、１及び２は８ビットのアナログ／ディジタ
ル変換回路（Ａ／Ｄ変換回路）であり、ＲＦ受信回路１
０から出力される直交ベースバンド信号ａ，ｂを、変調
速度の８倍（８ｆｂで表現する）のクロックｎでサンプ
リングし、８ビットのディジタルデータｃ及びｄを出力
する。
【０００４】３は遅延検波回路であり、１／８ｆｂの周
期で上記データｃ及びｄを検波し、８ビットの検波デー
タｅ，ｆを出力する。４は判定回路であり、遅延検波回
路３の検波出力ｅ，ｆを判定タイミングクロックｌによ
り判定し、２値データｇを復調する。１２は変調周波数
に同調したバンドパスフィルタである。ＢＴＲパターン
の検波波形には変調周波数成分を強く含んでいるため、
このバンドパスフィルタ１２は、上記遅延検波回路３か
らの検波出力ｅ，ｆにＢＴＲパターンを含む場合にはフ
ィルタ出力が大きくなるという動作特性を有する。この
バンドパスフィルタ１２に対する入力の与え方として
は、上記検波出力ｅかｆのどちらか一方を入力する方法
と、更にＳ／Ｎを良くするために、ｅ＋ｆまたはｅ−ｆ
を演算した信号を入力する方法が考えられる。
期で上記データｃ及びｄを検波し、８ビットの検波デー
タｅ，ｆを出力する。４は判定回路であり、遅延検波回
路３の検波出力ｅ，ｆを判定タイミングクロックｌによ
り判定し、２値データｇを復調する。１２は変調周波数
に同調したバンドパスフィルタである。ＢＴＲパターン
の検波波形には変調周波数成分を強く含んでいるため、
このバンドパスフィルタ１２は、上記遅延検波回路３か
らの検波出力ｅ，ｆにＢＴＲパターンを含む場合にはフ
ィルタ出力が大きくなるという動作特性を有する。この
バンドパスフィルタ１２に対する入力の与え方として
は、上記検波出力ｅかｆのどちらか一方を入力する方法
と、更にＳ／Ｎを良くするために、ｅ＋ｆまたはｅ−ｆ
を演算した信号を入力する方法が考えられる。
【０００５】７は誤差検出回路であり、バンドパスフィ
ルタ１２のフィルタ出力ｉを参照して検波出力に含まれ
る判定タイミングを抽出し、現在の判定タイミングクロ
ックｎとの誤差を検出する。８はクロック再生回路であ
り、発振器９から供給されるクロックｋを分周し周波数
ｆｂのクロックを生成し、位相誤差検出回路７からの誤
差信号ｊを基にそのクロックの位相を変更して判定タイ
ミングクロックｌ（周波数ｆｂ）として出力する。ま
た、クロック再生回路８は、判定タイミングクロックｌ
の位相に合わせて位相制御されたクロックとして、Ａ／
Ｄ変換回路１及び２で用いるサンプリングクロックｎ及
びビットレートクロックｍ（周波数２ｆｂ）の供給も行
っている。
ルタ１２のフィルタ出力ｉを参照して検波出力に含まれ
る判定タイミングを抽出し、現在の判定タイミングクロ
ックｎとの誤差を検出する。８はクロック再生回路であ
り、発振器９から供給されるクロックｋを分周し周波数
ｆｂのクロックを生成し、位相誤差検出回路７からの誤
差信号ｊを基にそのクロックの位相を変更して判定タイ
ミングクロックｌ（周波数ｆｂ）として出力する。ま
た、クロック再生回路８は、判定タイミングクロックｌ
の位相に合わせて位相制御されたクロックとして、Ａ／
Ｄ変換回路１及び２で用いるサンプリングクロックｎ及
びビットレートクロックｍ（周波数２ｆｂ）の供給も行
っている。
【０００６】ところで、この種の復調器では、判定タイ
ミングクロックｌの位相誤差は、復調されたビットデー
タｇの誤り率に大きな影響を与えるので、ある程度の精
度を持って制御しなければならない。例えば、判定タイ
ミングの８分の１の精度を維持するためには、８ｆｂで
ベースバンド信号ａ，ｂをサンプリングしなければなら
ず、高速なＡ／Ｄ変換回路１及び２が必要とされ、同時
に遅延検波回路３も８ｆｂの動作速度で動作させなけれ
ばならない。仮に、遅いＡ／Ｄ変換回路を用いるため
に、２ｆｂのクロックでサンプリングを行う構成とした
場合には、判定タイミングの２分の１の精度を得ること
しかできないことから、復調ビットデータｇの誤り率は
悪化する。また、上記精度を維持するためには、８ビッ
ト入力のＩＩＲ構成ディジタルバンドパスフィルタ１２
には、２０ビット程度の加算器と遅延用レジスタが要求
され、定数乗算も２０ビット出力のものが要求され、回
路規模の大型化を免れない。
ミングクロックｌの位相誤差は、復調されたビットデー
タｇの誤り率に大きな影響を与えるので、ある程度の精
度を持って制御しなければならない。例えば、判定タイ
ミングの８分の１の精度を維持するためには、８ｆｂで
ベースバンド信号ａ，ｂをサンプリングしなければなら
ず、高速なＡ／Ｄ変換回路１及び２が必要とされ、同時
に遅延検波回路３も８ｆｂの動作速度で動作させなけれ
ばならない。仮に、遅いＡ／Ｄ変換回路を用いるため
に、２ｆｂのクロックでサンプリングを行う構成とした
場合には、判定タイミングの２分の１の精度を得ること
しかできないことから、復調ビットデータｇの誤り率は
悪化する。また、上記精度を維持するためには、８ビッ
ト入力のＩＩＲ構成ディジタルバンドパスフィルタ１２
には、２０ビット程度の加算器と遅延用レジスタが要求
され、定数乗算も２０ビット出力のものが要求され、回
路規模の大型化を免れない。
【０００７】
【発明が解決しようとする課題】このように上記従来の
ディジタル復調器では、判定タイミングクロックの位相
制御を８分の１の精度で行おうとすると、直交ベースバ
ンド信号を８ｆｂでサンプリングしなければならず、高
速で動作するＡ／Ｄ変換回路が要求され、また復調回路
全体を８ｆｂで動作させなければならないことから、消
費電力の増大を避けられなかった。また、８ビットデー
タを入力するディジタルバンドパスフィルタは多くのビ
ット数を持ったレジスタ・加算器・乗算器で構成する必
要があり、回路規模が大きくなるという問題点もあっ
た。
ディジタル復調器では、判定タイミングクロックの位相
制御を８分の１の精度で行おうとすると、直交ベースバ
ンド信号を８ｆｂでサンプリングしなければならず、高
速で動作するＡ／Ｄ変換回路が要求され、また復調回路
全体を８ｆｂで動作させなければならないことから、消
費電力の増大を避けられなかった。また、８ビットデー
タを入力するディジタルバンドパスフィルタは多くのビ
ット数を持ったレジスタ・加算器・乗算器で構成する必
要があり、回路規模が大きくなるという問題点もあっ
た。
【０００８】本発明は上記問題点を除去し、消費電力増
大及び回路構成の大型化を抑えながら、判定タイミング
クロック位相制御の高い制御精度を維持することのでき
るディジタル復調器を提供することを目的とする。
大及び回路構成の大型化を抑えながら、判定タイミング
クロック位相制御の高い制御精度を維持することのでき
るディジタル復調器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、４値ディジタ
ル変調方式によって変調されたベースバンド信号を変調
速度の２倍以上の速度でサンプリングし、ディジタルデ
ータに変換して検波した後、該検波出力をクロック同期
回路から与えられる判定タイミングクロックにより判定
して復調データを得るディジタル復調器において、前記
クロック同期回路は、前記検波出力の隣接する２つのサ
ンプル値の間を１つ以上補間し、リミッタをかけて１ビ
ットの補間値データとして出力する補間機能付リミッタ
回路と、該補間機能付リミッタ回路の後段に配設される
１ビット入力のディジタルバンドパスフィルタ回路と、
該ディジタルバンドパスフィルタ回路の出力に基づき判
定タイミングクロックの位相誤差を検出する位相誤差検
出回路と、発振回路からのクロックを分周して判定タイ
ミングクロック及びサンプリングクロックを生成すると
ともに、前記位相誤差検出回路からの位相誤差信号に基
づき当該生成した判定タイミングクロックの位相を制御
するクロック再生回路とを具備することを特徴とする。
ル変調方式によって変調されたベースバンド信号を変調
速度の２倍以上の速度でサンプリングし、ディジタルデ
ータに変換して検波した後、該検波出力をクロック同期
回路から与えられる判定タイミングクロックにより判定
して復調データを得るディジタル復調器において、前記
クロック同期回路は、前記検波出力の隣接する２つのサ
ンプル値の間を１つ以上補間し、リミッタをかけて１ビ
ットの補間値データとして出力する補間機能付リミッタ
回路と、該補間機能付リミッタ回路の後段に配設される
１ビット入力のディジタルバンドパスフィルタ回路と、
該ディジタルバンドパスフィルタ回路の出力に基づき判
定タイミングクロックの位相誤差を検出する位相誤差検
出回路と、発振回路からのクロックを分周して判定タイ
ミングクロック及びサンプリングクロックを生成すると
ともに、前記位相誤差検出回路からの位相誤差信号に基
づき当該生成した判定タイミングクロックの位相を制御
するクロック再生回路とを具備することを特徴とする。
【００１０】
【作用】周知のように、判定タイミングクロックの位相
補正制御を行うクロック同期回路のバンドパスフィルタ
に入力される検波出力は、周波数及び位相が重要にな
り、振幅は特に問題とならない。そこで、本発明では、
上記周波数及び位相抽出に重点をおき、変調周波数の２
倍以上でサンプルされた検波出力波形の隣接する２つの
サンプル間のデータを１点以上で補間し、その符号を基
にして２値の矩形波としてバンドパスフィルタに入力す
るようにしたものである。
補正制御を行うクロック同期回路のバンドパスフィルタ
に入力される検波出力は、周波数及び位相が重要にな
り、振幅は特に問題とならない。そこで、本発明では、
上記周波数及び位相抽出に重点をおき、変調周波数の２
倍以上でサンプルされた検波出力波形の隣接する２つの
サンプル間のデータを１点以上で補間し、その符号を基
にして２値の矩形波としてバンドパスフィルタに入力す
るようにしたものである。
【００１１】この２値の矩形波は、変調周波数の例えば
２倍でサンプリングされた隣接する２つの検波出力のそ
れぞれを更に例えば３点で補間することから、これら２
つの検波波形全体で考えた場合に、都合８点のサンプル
値を有することになり、実質的には変調周期の８分の１
の精度の周波数・位相情報を持つことになる。従って、
この２値の矩形波を変調周波数に同調したバンドパスフ
ィルタに入力することにより、判定タイミングクロック
の位相制御のための誤差検出精度を８倍でサンプリング
された場合と等価にすることができる。
２倍でサンプリングされた隣接する２つの検波出力のそ
れぞれを更に例えば３点で補間することから、これら２
つの検波波形全体で考えた場合に、都合８点のサンプル
値を有することになり、実質的には変調周期の８分の１
の精度の周波数・位相情報を持つことになる。従って、
この２値の矩形波を変調周波数に同調したバンドパスフ
ィルタに入力することにより、判定タイミングクロック
の位相制御のための誤差検出精度を８倍でサンプリング
された場合と等価にすることができる。
【００１２】上記補間処理を採用した本発明のディジタ
ル復調器によれば、その回路構成要件に関して次のこと
が言える。まず、ベースバンド信号のサンプリング周波
数を変調周波数の２倍に抑えることができ、遅延検波回
路などの動作速度も変調周波数の２倍に止めることがで
き、復調器全体の消費電力を低減できる。また、補間の
ために付加される回路は、補間値の符号のみを求める機
能回路で良いことから、実際の補間値まで求める回路に
比べてより小規模な回路構成とすることができる。更
に、その補間出力は２値の１ビットであるため、ディジ
タルバンドパスフィルタは１ビット入力を処理する回路
を用いて構成でき、当該フィルタの構成上必要な遅延用
レジスタ・加算器はも８ビット程度のもので済み、簡略
なクロック同期回路とすることができ、引いては復調器
全体の小型化も実現できる。
ル復調器によれば、その回路構成要件に関して次のこと
が言える。まず、ベースバンド信号のサンプリング周波
数を変調周波数の２倍に抑えることができ、遅延検波回
路などの動作速度も変調周波数の２倍に止めることがで
き、復調器全体の消費電力を低減できる。また、補間の
ために付加される回路は、補間値の符号のみを求める機
能回路で良いことから、実際の補間値まで求める回路に
比べてより小規模な回路構成とすることができる。更
に、その補間出力は２値の１ビットであるため、ディジ
タルバンドパスフィルタは１ビット入力を処理する回路
を用いて構成でき、当該フィルタの構成上必要な遅延用
レジスタ・加算器はも８ビット程度のもので済み、簡略
なクロック同期回路とすることができ、引いては復調器
全体の小型化も実現できる。
【００１３】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１はディジタル処理によりベース
バンド検波を行うπ／４ＤＱＰＳＫ復調回路における本
発明の適応例を示す回路図である。同図において、１及
び２は８ビットのＡ／Ｄ変換回路であり、ＲＦ受信回路
１０から出力される直交ベースバンド信号ａ，ｂを２ｆ
ｂのクロックｍでサンプリングし、８ビットのディジタ
ルデータｃ及びｄを出力する。３は遅延検波回路であ
り、１／２ｆｂの周期で上記サンプリングデータｃ及び
ｄを検波し、８ビットの検波データｅ，ｆを出力する。
て詳細に説明する。図１はディジタル処理によりベース
バンド検波を行うπ／４ＤＱＰＳＫ復調回路における本
発明の適応例を示す回路図である。同図において、１及
び２は８ビットのＡ／Ｄ変換回路であり、ＲＦ受信回路
１０から出力される直交ベースバンド信号ａ，ｂを２ｆ
ｂのクロックｍでサンプリングし、８ビットのディジタ
ルデータｃ及びｄを出力する。３は遅延検波回路であ
り、１／２ｆｂの周期で上記サンプリングデータｃ及び
ｄを検波し、８ビットの検波データｅ，ｆを出力する。
【００１４】４は判定回路であり、遅延検波回路３の検
波出力ｅ，ｆを判定タイミングクロックｌにより判定
し、２値データｇを復調する。５は補間機能付リミッタ
回路であり、２ｆｂでサンプルされた検波出力ｅ，ｆを
補間し、符号を求めて、８ｆｂでサンプルされた２値の
矩形波ｈとして出力する。この補間機能付リミッタ回路
５における２値の矩形波出力ｈの生成に際しては、上記
検波出力ｅ，ｆのどちらか一方を用いる他、ｅ＋ｆある
いはｅ−ｆを用いる方法も適用できる。６は１ビット入
力のＩＩＲ構成ディジタルバンドパスフィルタであり、
周波数ｆｂに同調したものである。
波出力ｅ，ｆを判定タイミングクロックｌにより判定
し、２値データｇを復調する。５は補間機能付リミッタ
回路であり、２ｆｂでサンプルされた検波出力ｅ，ｆを
補間し、符号を求めて、８ｆｂでサンプルされた２値の
矩形波ｈとして出力する。この補間機能付リミッタ回路
５における２値の矩形波出力ｈの生成に際しては、上記
検波出力ｅ，ｆのどちらか一方を用いる他、ｅ＋ｆある
いはｅ−ｆを用いる方法も適用できる。６は１ビット入
力のＩＩＲ構成ディジタルバンドパスフィルタであり、
周波数ｆｂに同調したものである。
【００１５】７は位相誤差検出回路であり、バンドパス
フィルタ６のフィルタ出力ｉを参照して検波出力に含ま
れる判定タイミングを抽出し、現在の判定タイミングク
ロックｎとの誤差を検出する。８はクロック再生回路で
あり、発振器９から供給されるクロックｋを分周し周波
数ｆｂのクロックを生成し、位相誤差検出回路７からの
誤差信号ｊを基にしてそのクロックの位相を変更して判
定タイミングクロックｌ（周波数ｆｂ）として出力す
る。なお、クロック再生回路８は、判定タイミングクロ
ックｌの位相に合わせて位相制御されたクロックとし
て、補間機能付リミッタ回路５等で用いるサンプリング
クロックｎ及びＡ／Ｄ変換回路１及び２等で用いるビッ
トレートクロックｍ（周波数２ｆｂ）の供給も行ってい
る。
フィルタ６のフィルタ出力ｉを参照して検波出力に含ま
れる判定タイミングを抽出し、現在の判定タイミングク
ロックｎとの誤差を検出する。８はクロック再生回路で
あり、発振器９から供給されるクロックｋを分周し周波
数ｆｂのクロックを生成し、位相誤差検出回路７からの
誤差信号ｊを基にしてそのクロックの位相を変更して判
定タイミングクロックｌ（周波数ｆｂ）として出力す
る。なお、クロック再生回路８は、判定タイミングクロ
ックｌの位相に合わせて位相制御されたクロックとし
て、補間機能付リミッタ回路５等で用いるサンプリング
クロックｎ及びＡ／Ｄ変換回路１及び２等で用いるビッ
トレートクロックｍ（周波数２ｆｂ）の供給も行ってい
る。
【００１６】かかる構成のディジタル復調器において、
補間機能付リミッタ回路５，バンドパスフィルタ６，位
相誤差検出回路７の動作クロックは８ｆｂであるが、Ａ
／Ｄ変換回路１及び２は２ｆｂで動作すれば良い。従っ
て、これらＡ／Ｄ変換回路２及び３は８ｆｂで動作する
ものよりも遅い回路が使用でき、引いては遅延検波回路
３の動作速度も２ｆｂで済むことから、消費電力も大幅
に低減できる。また、本発明によれば、バンドパスフィ
ルタ６は例えば図２に示す如くの構成により実現でき
る。すなわち、本発明ではこのバンドパスフィルタ６の
入力が１ビットであるために、従来のような８ビット入
力の場合に比べて、加算器や定数乗算部、遅延用レジス
タとしてより少ないビット数の回路を使用することがで
き、従来回路よりも小規模な回路構成とすることができ
る。
補間機能付リミッタ回路５，バンドパスフィルタ６，位
相誤差検出回路７の動作クロックは８ｆｂであるが、Ａ
／Ｄ変換回路１及び２は２ｆｂで動作すれば良い。従っ
て、これらＡ／Ｄ変換回路２及び３は８ｆｂで動作する
ものよりも遅い回路が使用でき、引いては遅延検波回路
３の動作速度も２ｆｂで済むことから、消費電力も大幅
に低減できる。また、本発明によれば、バンドパスフィ
ルタ６は例えば図２に示す如くの構成により実現でき
る。すなわち、本発明ではこのバンドパスフィルタ６の
入力が１ビットであるために、従来のような８ビット入
力の場合に比べて、加算器や定数乗算部、遅延用レジス
タとしてより少ないビット数の回路を使用することがで
き、従来回路よりも小規模な回路構成とすることができ
る。
【００１７】次に、補間機能付リミッタ回路５の動作を
図３を参照して説明する。今、補間機能付リミッタ回路
５において、ＢＴＲパターンの変調波を検波したものと
すると、その検波波形は図３（ａ）に符号Ｄ１で示すよ
うな周期１／２ｆｂのわずかに歪んだ正弦波となる。判
定タイミングはこの正弦波の振幅が最大になったところ
すなわち同図Ａ点やＢ点などが最適点である。
図３を参照して説明する。今、補間機能付リミッタ回路
５において、ＢＴＲパターンの変調波を検波したものと
すると、その検波波形は図３（ａ）に符号Ｄ１で示すよ
うな周期１／２ｆｂのわずかに歪んだ正弦波となる。判
定タイミングはこの正弦波の振幅が最大になったところ
すなわち同図Ａ点やＢ点などが最適点である。
【００１８】同図（ｂ）に示す判定タイミングクロック
ＣＫ１の位相がずれている場合、該クロックＣＫ１と位
相が同期した同図（ｃ）に示すサンプリングクロックＣ
Ｋ２によって、黒丸のデータがサンプリングされている
ことになる。このサンプル点の符号のみを用いて２値の
矩形波を生成すると、同図（ｄ）に示すような信号Ｒ１
となる。なお、この例では、サンプル値が正の時にはＨ
レベルとし、負の時にはＬレベルとして矩形波を生成す
るものとする。
ＣＫ１の位相がずれている場合、該クロックＣＫ１と位
相が同期した同図（ｃ）に示すサンプリングクロックＣ
Ｋ２によって、黒丸のデータがサンプリングされている
ことになる。このサンプル点の符号のみを用いて２値の
矩形波を生成すると、同図（ｄ）に示すような信号Ｒ１
となる。なお、この例では、サンプル値が正の時にはＨ
レベルとし、負の時にはＬレベルとして矩形波を生成す
るものとする。
【００１９】信号Ｒ１がＬからＨ、ＨからＬになるとこ
ろで検波波形のゼロクロスが生じたものと考えると、信
号Ｒ１から判断できるゼロクロス点と実際のゼロクロス
点とのずれが上記クロックＣＫ１の位相制御の誤差とな
り、この場合、位相制御誤差の精度は１／２ｆｂとな
る。ここで、検波出力の振幅を再生することは重要でな
く、位相・周波数成分が保持されれば良いから、上記黒
丸のサンプル点の間を直線補間し（白丸の点）、その符
号のみを求めて矩形波を作ると、同図（ｅ）に示す信号
Ｒ２のようになる。この信号Ｒ２に関して、上記信号Ｒ
１の時と同様に考えると、その位相制御誤差の精度は１
／８ｆｂとなる。
ろで検波波形のゼロクロスが生じたものと考えると、信
号Ｒ１から判断できるゼロクロス点と実際のゼロクロス
点とのずれが上記クロックＣＫ１の位相制御の誤差とな
り、この場合、位相制御誤差の精度は１／２ｆｂとな
る。ここで、検波出力の振幅を再生することは重要でな
く、位相・周波数成分が保持されれば良いから、上記黒
丸のサンプル点の間を直線補間し（白丸の点）、その符
号のみを求めて矩形波を作ると、同図（ｅ）に示す信号
Ｒ２のようになる。この信号Ｒ２に関して、上記信号Ｒ
１の時と同様に考えると、その位相制御誤差の精度は１
／８ｆｂとなる。
【００２０】直線補間値を求めるには、隣接する２つの
サンプル値Ｄ（ｎ−１）とＤ（ｎ）を用いて、 ｑ＝（Ｄ（ｎ−１）＋Ｄ（ｎ））／２ ｐ＝（Ｄ（ｎ−１）＋ｑ）／２ ｒ＝（ｑ＋Ｄ（ｎ））／２ であるから、 ｓｇｎ（ｑ）＝ｓｇｎ（（Ｄ（ｎ−１）＋Ｄ（ｎ））／２ ｓｇｎ（ｐ）＝ｓｇｎ（（Ｄ（ｎ−１）＋ｑ） ｓｇｎ（ｒ）＝ｓｇｎ（ｑ＋Ｄ（ｎ）） となる。ここで、ｓｇｎ（ｘ）はｘの符号を求める演算
である。
サンプル値Ｄ（ｎ−１）とＤ（ｎ）を用いて、 ｑ＝（Ｄ（ｎ−１）＋Ｄ（ｎ））／２ ｐ＝（Ｄ（ｎ−１）＋ｑ）／２ ｒ＝（ｑ＋Ｄ（ｎ））／２ であるから、 ｓｇｎ（ｑ）＝ｓｇｎ（（Ｄ（ｎ−１）＋Ｄ（ｎ））／２ ｓｇｎ（ｐ）＝ｓｇｎ（（Ｄ（ｎ−１）＋ｑ） ｓｇｎ（ｒ）＝ｓｇｎ（ｑ＋Ｄ（ｎ）） となる。ここで、ｓｇｎ（ｘ）はｘの符号を求める演算
である。
【００２１】ここで、求めた補間値の符号を順次出力し
たものが、リミッタ出力ｈ（図１参照）である。従っ
て、補間機能付リミッタ回路５は、図４に示す如く、８
ビットの遅延用レジスタと、ｑを求める加算器と、ｐ・
ｒの符号を求める２つの符号算出回路およびパラレル／
シリアル変換器で構成することができる。
たものが、リミッタ出力ｈ（図１参照）である。従っ
て、補間機能付リミッタ回路５は、図４に示す如く、８
ビットの遅延用レジスタと、ｑを求める加算器と、ｐ・
ｒの符号を求める２つの符号算出回路およびパラレル／
シリアル変換器で構成することができる。
【００２２】このように、本発明では、補間機能付リミ
ッタ回路５を用いることにより、判定タイミングクロッ
クの位相誤差精度を変調周期の８分の１に保ったまま、
ベースバンド信号のサンプリング速度、復調回路の動作
速度を変調速度の２倍にすることができ、全体の消費電
力を小さくすることができる。また、本発明では１ビッ
ト入力のバンドパスフィルタ６が必要となるが、当該フ
ィルタ６は８ビット入力のものに比べて、レジスタ・加
算回路・乗算回路は小さくて済む。更に、本発明で用い
る補間機能付リミッタ回路５は、補間演算として、符号
のみを求める直線補間機能を有するもので足りるため、
簡単な構造で済み、上記１ビット入力バンドパスフィル
タ６との併用によって、クロック同期回路は従来回路と
同規模で実現可能となる。
ッタ回路５を用いることにより、判定タイミングクロッ
クの位相誤差精度を変調周期の８分の１に保ったまま、
ベースバンド信号のサンプリング速度、復調回路の動作
速度を変調速度の２倍にすることができ、全体の消費電
力を小さくすることができる。また、本発明では１ビッ
ト入力のバンドパスフィルタ６が必要となるが、当該フ
ィルタ６は８ビット入力のものに比べて、レジスタ・加
算回路・乗算回路は小さくて済む。更に、本発明で用い
る補間機能付リミッタ回路５は、補間演算として、符号
のみを求める直線補間機能を有するもので足りるため、
簡単な構造で済み、上記１ビット入力バンドパスフィル
タ６との併用によって、クロック同期回路は従来回路と
同規模で実現可能となる。
【００２３】
【発明の効果】以上説明したように、本発明のディジタ
ル復調器によれば、変調周波数の２倍以上でサンプリン
グされた検波波形を基にして、８倍でサンプリングされ
たものと等価になるように補間してリミッタをかける回
路をクロック同期回路の入力部として配置した構成とし
たため、ベースバンド信号のサンプリング速度、復調回
路の動作速度を変調速度の２倍に抑えたままで、１ビッ
ト入力のバンドパスフィルタや直線補間演算回路等から
成る簡単な構造のクロック同期回路を用いながら、判定
タイミングクロックの位相制御のための誤差検出精度を
８倍でサンプリングされた場合と等価に保つことがで
き、小型携帯移動通信機器への適用に際し、判定タイミ
ングクロックの位相誤差制御の高い精度を維持したまま
消費電力低減及び機器小型化を図るうえで極めて有利に
なるという優れた利点を有する。
ル復調器によれば、変調周波数の２倍以上でサンプリン
グされた検波波形を基にして、８倍でサンプリングされ
たものと等価になるように補間してリミッタをかける回
路をクロック同期回路の入力部として配置した構成とし
たため、ベースバンド信号のサンプリング速度、復調回
路の動作速度を変調速度の２倍に抑えたままで、１ビッ
ト入力のバンドパスフィルタや直線補間演算回路等から
成る簡単な構造のクロック同期回路を用いながら、判定
タイミングクロックの位相制御のための誤差検出精度を
８倍でサンプリングされた場合と等価に保つことがで
き、小型携帯移動通信機器への適用に際し、判定タイミ
ングクロックの位相誤差制御の高い精度を維持したまま
消費電力低減及び機器小型化を図るうえで極めて有利に
なるという優れた利点を有する。
【図１】本発明に係るディジタル復調器の一実施例を示
すブロック図。
すブロック図。
【図２】本発明のディジタル復調器に用いられるＩＩＲ
構成のバンドパスフィルタの一実施例を示す回路図。
構成のバンドパスフィルタの一実施例を示す回路図。
【図３】本発明のディジタル復調器に用いられる補間機
能付リミッタ回路の動作を説明するための各信号のタイ
ミングチャート。
能付リミッタ回路の動作を説明するための各信号のタイ
ミングチャート。
【図４】本発明のディジタル復調器に用いられる補間機
能付リミッタ回路の一実施例を示す回路図。
能付リミッタ回路の一実施例を示す回路図。
【図５】従来のディジタル復調器の一例を示すブロック
図。
図。
【符号の説明】 １，２ Ａ／Ｄ変換回路 ３ 遅延検波回路 ４ 判定回路 ５ 補間機能付リミッタ回路 ６ バンドパスフィルタ ７ 位相誤差検出回路 ８ クロック再生回路 ９ 発振器 １０ ＲＦ受信回路 １１ 信号処理部
Claims (2)
- 【請求項１】 ４値ディジタル変調方式によって変調さ
れたベースバンド信号を変調速度の２倍以上の速度でサ
ンプリングし、ディジタルデータに変換して検波した
後、該検波出力をクロック同期回路から与えられる判定
タイミングクロックにより判定して復調データを得るデ
ィジタル復調器において、 前記クロック同期回路は、 前記検波出力の隣接する２つのサンプル値の間を１つ以
上補間し、リミッタをかけて１ビットの補間値データと
して出力する補間機能付リミッタ回路と、 該補間機能付リミッタ回路の後段に配設される１ビット
入力のディジタルバンドパスフィルタ回路と、 該ディジタルバンドパスフィルタ回路の出力に基づき判
定タイミングクロックの位相誤差を検出する位相誤差検
出回路と、 発振回路からのクロックを分周して判定タイミングクロ
ック及びサンプリングクロックを生成するとともに、前
記位相誤差検出回路からの位相誤差信号に基づき当該生
成した判定タイミングクロックの位相を制御するクロッ
ク再生回路とを具備することを特徴とするディジタル復
調器。 - 【請求項２】 補間機能付リミッタ回路は、前記検波出
力の隣接する２つのサンプル値間の１つ以上の補間点で
の符号を基にして２値の矩形波を前記補間値データとし
て出力する回路により構成されることを特徴とする請求
項１記載のディジタル復調器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070284A JPH06284159A (ja) | 1993-03-29 | 1993-03-29 | ディジタル復調器 |
| US08/215,818 US5535252A (en) | 1993-03-29 | 1994-03-22 | Clock synchronization circuit and clock synchronizing method in baseband demodulator of digital modulation type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070284A JPH06284159A (ja) | 1993-03-29 | 1993-03-29 | ディジタル復調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06284159A true JPH06284159A (ja) | 1994-10-07 |
Family
ID=13427034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070284A Pending JPH06284159A (ja) | 1993-03-29 | 1993-03-29 | ディジタル復調器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535252A (ja) |
| JP (1) | JPH06284159A (ja) |
Cited By (6)
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| US6377634B1 (en) | 1997-12-15 | 2002-04-23 | Nec Corporation | Circuit for reproducing bit timing and method of reproducing bit timing |
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| US7920664B2 (en) | 2006-10-03 | 2011-04-05 | Nec Corporation | Clock synchronization circuit |
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1993
- 1993-03-29 JP JP5070284A patent/JPH06284159A/ja active Pending
-
1994
- 1994-03-22 US US08/215,818 patent/US5535252A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5535252A (en) | 1996-07-09 |
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