JPH03145160A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03145160A JPH03145160A JP1283735A JP28373589A JPH03145160A JP H03145160 A JPH03145160 A JP H03145160A JP 1283735 A JP1283735 A JP 1283735A JP 28373589 A JP28373589 A JP 28373589A JP H03145160 A JPH03145160 A JP H03145160A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate insulating
- logic
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title description 10
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 33
- 229920005591 polysilicon Polymers 0.000 abstract description 33
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 12
- 239000012535 impurity Substances 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 abstract 2
- 238000000206 photolithography Methods 0.000 description 29
- 238000005468 ion implantation Methods 0.000 description 23
- 239000010410 layer Substances 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000009413 insulation Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000543 intermediate Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特に二
層ポリシリコン構造の不揮発性記憶装置とロジックトラ
ンジスタとが混載する半導体装置に使用されるものであ
る。
層ポリシリコン構造の不揮発性記憶装置とロジックトラ
ンジスタとが混載する半導体装置に使用されるものであ
る。
（従来の技術）
従来、メモリ領域に形成されるＥ２ＰＲＯＭ。
ＥＰＲＯＭ等の二層導電型不揮発性記憶装置と、ロジッ
ク（論理）領域に形成される一層導電型半導体装置（以
下「ロジックトランジスタ」という。）とを同一半導体
基板上に形成する場合には、以下に示すような製造方法
が用いられている。
ク（論理）領域に形成される一層導電型半導体装置（以
下「ロジックトランジスタ」という。）とを同一半導体
基板上に形成する場合には、以下に示すような製造方法
が用いられている。
まず、半導体基板上に第１の絶縁膜と第１の導電膜との
積層膜を形成した後、通常のフォトリソグラフ技術を用
いてロジック領域の第１の導電膜と第１の絶縁膜とを除
去する。また、ロジック領域の半導体基板上に第２の絶
縁膜（ロジックトランジスタのゲート絶縁膜）を形成す
る。この後、通常のフォトリソグラフ技術を用いてロジ
ックトランジスタの閾値制御用のためのイオン注入を行
う。さらに、全面に第２の導電膜を堆積形成してロジッ
クトランジスタのゲート電極を形成する。
積層膜を形成した後、通常のフォトリソグラフ技術を用
いてロジック領域の第１の導電膜と第１の絶縁膜とを除
去する。また、ロジック領域の半導体基板上に第２の絶
縁膜（ロジックトランジスタのゲート絶縁膜）を形成す
る。この後、通常のフォトリソグラフ技術を用いてロジ
ックトランジスタの閾値制御用のためのイオン注入を行
う。さらに、全面に第２の導電膜を堆積形成してロジッ
クトランジスタのゲート電極を形成する。
しかしながら、この製造方法には以下に示すような欠点
がある。
がある。
第１に、ロジック系の閾値制御用イオン注入のため、ロ
ジックトランジスタ用のゲート絶縁膜の形成直後にフォ
トリングラフを行なう必要がある。このため、ロジック
トランジスタの動作、信頼性上最も重要なゲート絶縁膜
に、汚染源として一般的に知られるレジストが付着する
。従って、このゲート絶縁膜が汚染され、前記トランジ
スタの閾値電圧（ＶＴｌｌ）の変動やゲート耐圧不良を
引き起こす。
ジックトランジスタ用のゲート絶縁膜の形成直後にフォ
トリングラフを行なう必要がある。このため、ロジック
トランジスタの動作、信頼性上最も重要なゲート絶縁膜
に、汚染源として一般的に知られるレジストが付着する
。従って、このゲート絶縁膜が汚染され、前記トランジ
スタの閾値電圧（ＶＴｌｌ）の変動やゲート耐圧不良を
引き起こす。
第２に、閾値制御用のイオン種がロジックトランジスタ
のゲート絶°縁膜を通して打たれるプロセスになってい
るため、この絶縁膜中に不純物準位が形成される。従っ
て、この不純物準位により素子の不安定性を払く。
のゲート絶°縁膜を通して打たれるプロセスになってい
るため、この絶縁膜中に不純物準位が形成される。従っ
て、この不純物準位により素子の不安定性を払く。
（発明が解決しようとする課題）
このように、従来は、ロジックトランジスタの閾値電圧
（Ｖ ＴＨ）の変動、ゲート耐圧不良及び不安定性とい
う欠点があった。
（Ｖ ＴＨ）の変動、ゲート耐圧不良及び不安定性とい
う欠点があった。
よって、本発明の目的は、Ｅ２ＰＲＯＭ。
ＥＰＲＯＭ等の不揮発性記憶装置とロジックトランジス
タとが混載する半導体装置において、ロジックトランジ
スタの閾値電圧の変動、ゲート耐圧不良及び不安定性が
ない信頼性の優れた半導体装置を提供することである。
タとが混載する半導体装置において、ロジックトランジ
スタの閾値電圧の変動、ゲート耐圧不良及び不安定性が
ない信頼性の優れた半導体装置を提供することである。
［発明の構成］
（３題を解決するための手段）
上記目的を達成するために、本発明の製造方法は、まず
、半導体基板上全面に少なくとも第１の絶縁膜を形威し
、この第１の絶縁膜上に第１の導電膜を形成する。次に
、上記第１の導電膜の一部領域を除去した後、上記一部
顛域に対し、選択的に、ロジックトランジスタの閾値制
御用のためのイオン注入を行なう。次に、上記一部頭域
に残存する第１の絶縁膜を除去した後、全面に第２の絶
縁膜（ロジックトランジスタのゲート絶縁膜）を形成す
る。次に、この第２の絶縁膜上に第２の導電膜を形成す
るというものである。
、半導体基板上全面に少なくとも第１の絶縁膜を形威し
、この第１の絶縁膜上に第１の導電膜を形成する。次に
、上記第１の導電膜の一部領域を除去した後、上記一部
顛域に対し、選択的に、ロジックトランジスタの閾値制
御用のためのイオン注入を行なう。次に、上記一部頭域
に残存する第１の絶縁膜を除去した後、全面に第２の絶
縁膜（ロジックトランジスタのゲート絶縁膜）を形成す
る。次に、この第２の絶縁膜上に第２の導電膜を形成す
るというものである。
（作用）
上記の製造方法においては、ロジックトランジスタのゲ
ートの絶縁膜が、その閾値制御用イオン注入時のフォト
リソグラフに使用するレジストで汚染されるのを防ぐた
め、ロジッ″り領域に残存する祐１の絶縁膜を剥離して
いる。また、これに代わって第２の絶縁膜を形成してい
る。即ち、第２の絶縁膜は、この後レジストにさらされ
ることがなく、また、イオン種が通過することもない。
ートの絶縁膜が、その閾値制御用イオン注入時のフォト
リソグラフに使用するレジストで汚染されるのを防ぐた
め、ロジッ″り領域に残存する祐１の絶縁膜を剥離して
いる。また、これに代わって第２の絶縁膜を形成してい
る。即ち、第２の絶縁膜は、この後レジストにさらされ
ることがなく、また、イオン種が通過することもない。
従って、第２の絶縁膜は汚染の少ない膜となるため、信
頼性の高い半導体装置を提供することができる。
頼性の高い半導体装置を提供することができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、仝図にわたり
共通部分には共通の参照符号を用いることで′ｍ複説明
を避けることにする。
細に説明する。なお、この説明において、仝図にわたり
共通部分には共通の参照符号を用いることで′ｍ複説明
を避けることにする。
第１図（ａ）〜（ｆ）は、二層ポリシリコン構造（ＦＬ
ＯＴＯＸ型）Ｅ２ＦＲＯＭと、−層ポリシリコン構造の
ロジックトランジスタとが混載する半導体装置に本発明
を適用した第１の実施例を示すものである。
ＯＴＯＸ型）Ｅ２ＦＲＯＭと、−層ポリシリコン構造の
ロジックトランジスタとが混載する半導体装置に本発明
を適用した第１の実施例を示すものである。
まず、同図（ａ）に示すように、ｐ型シリコン基板１表
面を通常の素子分離法により素子能動領域とフィールド
領域２とに分離する。次に、同図（ｂ）に示すように、
メモリ領域に閾値制御用と後述するＥ” ＦＲＯＭセル
部のトンネル膜下のｎ型拡散領域３を形成するためイオ
ン注入をそれぞれ行なう。この後、全面にはゲート絶縁
膜（第１の絶縁膜）４を形成する。また、フォトリング
ラフ技術を用いてメモリ領域のゲート絶縁膜４１；ｎ型
拡散領Ｖ４３へ達するトンネル窓を開口する。
面を通常の素子分離法により素子能動領域とフィールド
領域２とに分離する。次に、同図（ｂ）に示すように、
メモリ領域に閾値制御用と後述するＥ” ＦＲＯＭセル
部のトンネル膜下のｎ型拡散領域３を形成するためイオ
ン注入をそれぞれ行なう。この後、全面にはゲート絶縁
膜（第１の絶縁膜）４を形成する。また、フォトリング
ラフ技術を用いてメモリ領域のゲート絶縁膜４１；ｎ型
拡散領Ｖ４３へ達するトンネル窓を開口する。
前記トンネル窓により露出したｎ型拡散領域３上にはト
ンネル膜としての極薄絶縁膜５を成長させる。さらに、
ゲート絶縁膜４及び極薄絶縁膜５上には第１のポリシリ
コンＭＯを堆積形成する。次に、同図（Ｃ）に示すよう
に、フォトリソグラフ技術を用いて、メモリ領域でポリ
シリコン膜６のスリット（図示せず）を開口する。また
、ロジック領域でポリシリコン膜６の剥離を行なう。さ
らに、フォトリソグラフ技術を用いてイオン注入のため
のレジストパターン（図示せず）を形成する。
ンネル膜としての極薄絶縁膜５を成長させる。さらに、
ゲート絶縁膜４及び極薄絶縁膜５上には第１のポリシリ
コンＭＯを堆積形成する。次に、同図（Ｃ）に示すよう
に、フォトリソグラフ技術を用いて、メモリ領域でポリ
シリコン膜６のスリット（図示せず）を開口する。また
、ロジック領域でポリシリコン膜６の剥離を行なう。さ
らに、フォトリソグラフ技術を用いてイオン注入のため
のレジストパターン（図示せず）を形成する。
この＋１５、ロジック領域のゲート絶縁膜４はレジスト
の付着により汚染される。また、イオン注入技術を用い
てロジックトランジスタの閾値制御用イオン注入を行な
う。この時、ロジック領域のゲート絶縁ｌ￥Ｉ４にはイ
オン種の通過により不純物準位が形成される。そこで、
同図（ｄ）に示すように、このように汚染されたロジッ
ク領域のゲート絶縁膜４を除去するため、これをエツチ
ングする。この後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏ
ｌｙ絶縁膜（第２の絶縁膜） ７ａと同時にロジックト
ランジスタの新たなゲート絶縁膜（第２の絶縁１ｔ！Ｉ
）７ｂを形成する。また、これら絶縁膜７ａ及び７ｂ上
に第２のポリシリコン膜８を堆積形成する。次に、同図
（ｅ）に示すように、フォトリソグラフ技術を用いてＥ
２ＦＲＯＭセル及びロジックトランジスタのバターニン
グを行なう。この後、イオン注入技術によりＥ２ＦＲＯ
Ｍセル及びロジックトランジスタのソース、ドレイン領
域９をそれぞれ形成してトランジスタ構造が完成する。
の付着により汚染される。また、イオン注入技術を用い
てロジックトランジスタの閾値制御用イオン注入を行な
う。この時、ロジック領域のゲート絶縁ｌ￥Ｉ４にはイ
オン種の通過により不純物準位が形成される。そこで、
同図（ｄ）に示すように、このように汚染されたロジッ
ク領域のゲート絶縁膜４を除去するため、これをエツチ
ングする。この後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏ
ｌｙ絶縁膜（第２の絶縁膜） ７ａと同時にロジックト
ランジスタの新たなゲート絶縁膜（第２の絶縁１ｔ！Ｉ
）７ｂを形成する。また、これら絶縁膜７ａ及び７ｂ上
に第２のポリシリコン膜８を堆積形成する。次に、同図
（ｅ）に示すように、フォトリソグラフ技術を用いてＥ
２ＦＲＯＭセル及びロジックトランジスタのバターニン
グを行なう。この後、イオン注入技術によりＥ２ＦＲＯ
Ｍセル及びロジックトランジスタのソース、ドレイン領
域９をそれぞれ形成してトランジスタ構造が完成する。
次に、同図（ｆ）に示すように、保護膜１０を堆積形成
した後、この保護膜ｌＯを熱処理により平坦化する。ま
た、フォトリソグラフ技術を用いてコンタクトホールを
形成した後、金属配線１１を形成する。
した後、この保護膜ｌＯを熱処理により平坦化する。ま
た、フォトリソグラフ技術を用いてコンタクトホールを
形成した後、金属配線１１を形成する。
ところで、上記第１の実施例においてポリシリうン１ｌ
Ｉｅ及び８はタングステンシリサイド、モリブデンシリ
サイド等のシリサイド系の材料であっても構わない。ま
た、本発明はメモリ領域が二層以上のポリシリコン膜、
ロジック領域が一層以上のポリシリコン膜で構成されて
いれば適用可能であり、例えばＥＦＲＯＭとロジックト
ランジスタとが混載された半導体装置にも応用すること
ができる。さらに、本発明はＣＭＯＳ構造の半導体装置
についても適用できる。
Ｉｅ及び８はタングステンシリサイド、モリブデンシリ
サイド等のシリサイド系の材料であっても構わない。ま
た、本発明はメモリ領域が二層以上のポリシリコン膜、
ロジック領域が一層以上のポリシリコン膜で構成されて
いれば適用可能であり、例えばＥＦＲＯＭとロジックト
ランジスタとが混載された半導体装置にも応用すること
ができる。さらに、本発明はＣＭＯＳ構造の半導体装置
についても適用できる。
また、ゲート絶縁膜４、極薄絶縁膜５並びに同時形成す
るＰｏ１ｙ−ＰＯＩ！／絶縁Ｍ７ａ及び新たなゲート絶
縁膜７ｂは、単層の酸化膜であることはもちろんの事、
その他車層の窒化膜、窒化酸化膜等であってもよい。さ
らに、酸化膜と窒化膜の複合膜、酸化膜と窒化酸化膜の
複合膜であってもよく、もちろん上記以外の絶縁膜であ
っても構わない。
るＰｏ１ｙ−ＰＯＩ！／絶縁Ｍ７ａ及び新たなゲート絶
縁膜７ｂは、単層の酸化膜であることはもちろんの事、
その他車層の窒化膜、窒化酸化膜等であってもよい。さ
らに、酸化膜と窒化膜の複合膜、酸化膜と窒化酸化膜の
複合膜であってもよく、もちろん上記以外の絶縁膜であ
っても構わない。
第２図（ａ）〜（ｆ）は、二層ポリシリコン構造（ＦＬ
ＯＴＯＸ型）Ｅ” ＦＲＯＭと、−層ポリシリコン構造
のロジックトランジスタとが混載する半導体装置に本発
明を適用したものであって、上記第１の実施例に示した
絶縁膜７ａ、 ７ｂのｍＩｔ＆が異なるような第２の実
施例を示すものである。
ＯＴＯＸ型）Ｅ” ＦＲＯＭと、−層ポリシリコン構造
のロジックトランジスタとが混載する半導体装置に本発
明を適用したものであって、上記第１の実施例に示した
絶縁膜７ａ、 ７ｂのｍＩｔ＆が異なるような第２の実
施例を示すものである。
まず、同図（ａ）に示すように、ｐ型シリコン基板１表
面を通常の素子分離法により素子能動領域とフィールド
領域２とに分離する。次に、同図（ｂ）に示すように、
メモリ領域に閾値制御用と後述するＥ’ ＦＲＯＭセル
部のトンネル膜下のｎ型拡散領域３を形成するためイオ
ン注入をそれぞれｉｊなう。この後、全面にはゲート絶
縁膜（第１の絶縁膜）４を形成する。また、フォトリソ
グラフ技術を用いてメモリ領域のゲート絶縁膜４にｎ型
拡散領域３へ達するトンネル窓を開口する。
面を通常の素子分離法により素子能動領域とフィールド
領域２とに分離する。次に、同図（ｂ）に示すように、
メモリ領域に閾値制御用と後述するＥ’ ＦＲＯＭセル
部のトンネル膜下のｎ型拡散領域３を形成するためイオ
ン注入をそれぞれｉｊなう。この後、全面にはゲート絶
縁膜（第１の絶縁膜）４を形成する。また、フォトリソ
グラフ技術を用いてメモリ領域のゲート絶縁膜４にｎ型
拡散領域３へ達するトンネル窓を開口する。
前記トンネル窓により露出したｎ型拡散領域３上にはト
ンネル膜としての極薄絶縁膜５を成長させる。さらに、
ゲート絶縁膜４及び極薄絶縁Ｍ５上には第１のポリシリ
コン膜８を堆積形成する。次に、同図（Ｃ）に示すよう
に、フォトリソグラフ技術を用いて、メモリ領域でポリ
シリコン膜０のスリット（図示せず）を開口する。また
、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃを
形成した後、フォトリソグラフ技術を用いてロジック領
域に存在するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７Ｃ及び第１の
ポリシリコン膜６の剥離を行う。さらに、フォトリソグ
ラフ技術を用いてイオン注入のためのレジストパターン
（図示せず）を形成する。この侍、ロジック領域に残存
しているゲート絶縁膜４はレジストの付着により汚染さ
れる。また、イオン注入技術を用いてロジックトランジ
スタの閾値制御用イオン注入を行なう。この時、ロジッ
ク領域のゲート絶縁膜４にはイオン種の通過により不純
物準位が形成される。そこで、同図（ｄ）に示すように
、このように汚染されたロジック領域のゲート絶縁膜４
を除去するため、これをエツチングする。この後、Ｅ２
ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃに追加形
成するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａと同時に、ロジッ
クトランジスタの新たなゲート絶縁膜７ｂを形成する。
ンネル膜としての極薄絶縁膜５を成長させる。さらに、
ゲート絶縁膜４及び極薄絶縁Ｍ５上には第１のポリシリ
コン膜８を堆積形成する。次に、同図（Ｃ）に示すよう
に、フォトリソグラフ技術を用いて、メモリ領域でポリ
シリコン膜０のスリット（図示せず）を開口する。また
、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃを
形成した後、フォトリソグラフ技術を用いてロジック領
域に存在するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７Ｃ及び第１の
ポリシリコン膜６の剥離を行う。さらに、フォトリソグ
ラフ技術を用いてイオン注入のためのレジストパターン
（図示せず）を形成する。この侍、ロジック領域に残存
しているゲート絶縁膜４はレジストの付着により汚染さ
れる。また、イオン注入技術を用いてロジックトランジ
スタの閾値制御用イオン注入を行なう。この時、ロジッ
ク領域のゲート絶縁膜４にはイオン種の通過により不純
物準位が形成される。そこで、同図（ｄ）に示すように
、このように汚染されたロジック領域のゲート絶縁膜４
を除去するため、これをエツチングする。この後、Ｅ２
ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃに追加形
成するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａと同時に、ロジッ
クトランジスタの新たなゲート絶縁膜７ｂを形成する。
また、これら絶縁膜７ａ及び７ｂ上に第２のポリシリコ
ン膜８を堆積形成する。次に、同図（ｅ）に示すように
、フォトリソグラフ技術を用いてＥ２ＦＲＯＭセル及び
ロジックトランジスタのバターニングを行なう。この後
、イオン注入技術によりＥ２ ＦＲＯＭセル及びロジッ
クトランジスタのソース、ドレイン領域９をそれぞれ形
成してトランジスタ構造が完成する。次に、同図（ｆ）
に示すように、保護膜１０を堆積形成した後、この保護
膜！０を熱処理により平坦化する。また、フォトリソグ
ラフ技術を用いてコンタクトホールを形成した後、金属
配線１１を形成する。
ン膜８を堆積形成する。次に、同図（ｅ）に示すように
、フォトリソグラフ技術を用いてＥ２ＦＲＯＭセル及び
ロジックトランジスタのバターニングを行なう。この後
、イオン注入技術によりＥ２ ＦＲＯＭセル及びロジッ
クトランジスタのソース、ドレイン領域９をそれぞれ形
成してトランジスタ構造が完成する。次に、同図（ｆ）
に示すように、保護膜１０を堆積形成した後、この保護
膜！０を熱処理により平坦化する。また、フォトリソグ
ラフ技術を用いてコンタクトホールを形成した後、金属
配線１１を形成する。
ところで、上記第２の実施例においてポリシリコン膜６
及び８はタングステンシリサイド、モリブデンシリサイ
ド等のシリサイド系の材料であっても構わない。また、
本発明はメモリ領域が二層以上のポリシリコン膜、ロジ
ック領域が一層以上のポリシリコン膜で構成されていれ
ば適用可能であり、例えばＥＰＲＯＭとロジックトラン
ジスタとが混載された半導体装置にも応用することがで
きる。さらに、本発明はＣＭＯＳ構造の半導体装置につ
いても適用できる。
及び８はタングステンシリサイド、モリブデンシリサイ
ド等のシリサイド系の材料であっても構わない。また、
本発明はメモリ領域が二層以上のポリシリコン膜、ロジ
ック領域が一層以上のポリシリコン膜で構成されていれ
ば適用可能であり、例えばＥＰＲＯＭとロジックトラン
ジスタとが混載された半導体装置にも応用することがで
きる。さらに、本発明はＣＭＯＳ構造の半導体装置につ
いても適用できる。
また、ゲート絶縁膜４、極薄絶縁膜５、Ｐｏ１ｙ−Ｐｏ
ｌｙ絶縁膜７ａ、 ７ｃ及び新たなゲート絶縁膜７ｂは
、ｒａｔ層の酸化膜であることはもちろんの事、その他
ｔ１１層の窒化膜、窒化酸化膜等であってもよい。さら
に、酸化膜と窒化膜の複合膜、酸化膜と窒化酸化膜の複
合膜であってもよく、もちろん上記以外の絶縁膜であっ
ても構わない。
ｌｙ絶縁膜７ａ、 ７ｃ及び新たなゲート絶縁膜７ｂは
、ｒａｔ層の酸化膜であることはもちろんの事、その他
ｔ１１層の窒化膜、窒化酸化膜等であってもよい。さら
に、酸化膜と窒化膜の複合膜、酸化膜と窒化酸化膜の複
合膜であってもよく、もちろん上記以外の絶縁膜であっ
ても構わない。
第３図（ａ）及び（ｂ）は、二層ポリシリコン構造（Ｆ
ＬＯＴＯＸ型）Ｅ２ ＦＲＯＭと、−層ポリシリコン構
造のロジックトランジスタとが混載する半導体装置に本
発明を適用したものであって、上記第２の実施例に示し
た絶縁膜７ｃの構成が酸化＠／窒化膜／酸化膜からなる
簗３の実施例を示すものである。
ＬＯＴＯＸ型）Ｅ２ ＦＲＯＭと、−層ポリシリコン構
造のロジックトランジスタとが混載する半導体装置に本
発明を適用したものであって、上記第２の実施例に示し
た絶縁膜７ｃの構成が酸化＠／窒化膜／酸化膜からなる
簗３の実施例を示すものである。
まず、前記第２の実施例と同様にして、ｐ型シリコン基
板１表面にフィールド領域２、ｎ型拡散領ｔ＊３及びゲ
ート絶縁膜４をそれぞれ形成する。
板１表面にフィールド領域２、ｎ型拡散領ｔ＊３及びゲ
ート絶縁膜４をそれぞれ形成する。
また、メモリ領域のゲート絶縁膜４にトンネル窓を開口
した後、このトンネル窓により露出したｎ型拡散領域３
上には極薄絶縁膜５を成長させる。
した後、このトンネル窓により露出したｎ型拡散領域３
上には極薄絶縁膜５を成長させる。
さらに、ゲート絶縁膜４及び極薄絶縁膜５上には第１の
ポリシリコン膜６を堆積形成する（前記第２図（ｂ）参
照）。次に、第３図（ａ）に示すように、フォトリソグ
ラフ技術を用いて、メモリ領域でポリシリコン膜６のス
リット（図示せず）を開口する。また、Ｅ２ＰＲＯＭセ
ルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃとして、酸化膜７Ｃ
−１、窒化膜７ｃｍ２及び酸化膜７０−９の積層膜を形
成する。この後、フォトリソグラフ技術を用いてロジッ
ク領域に存在する酸化膜７Ｃ−１、窒化膜７Ｃ−２及び
酸化膜７Ｃ−１の積層膜並びに第１のポリシリコンＭ６
の剥離を行う。さらに、フォトリソグラフ技術を用いて
イオン注入のためのレジストパターン（図示せず）を形
成する。この時、ロジック領域に残存しているゲート絶
縁膜４はレジストの付着により汚染される。また、イオ
ン注入技術を用いてロジックトランジスタの閾値制御用
イオン注入を行なう。この時、ロジック領域のゲート絶
縁膜４にはイオン種の通過により不純物準位が形成され
る。そこで、同図（ｂ）に示すように、このように汚染
されたゲート絶縁膜４を除去するため、フォトリソグラ
フ技術を用いてメモリ領域上をレジストで覆い、ロジッ
ク領域に存在するゲート絶縁膜４のみを剥離する。この
後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶級膜７Ｃ
に追加形成するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａと同１４
７に、ロジックトランジスタの新たなゲート絶縁膜７ｂ
を形成する。この後、図示しないが、絶縁膜７ａ及び７
ｈ上に第２のポリシリコン膜を堆積形成する。また、フ
ォトリソグラフ技術を用いてＥ２ ＦＲＯＭセル及びロ
ジックトランジスタのパターニングを行なう。さらに、
イオン注入技術によりＥ２ ＦＲＯＭセル及びロジック
トランジスタのソース、ドレイン領域をそれぞれ形成し
てトランジスタ構造が完成する。次に、保Ｊ膜を堆積形
成した後、この保護膜を熱処理により平坦化する。また
、フォトリソグラフ技術を用いてコンタクトホールを形
成した後、金属配線を形１戊する。
ポリシリコン膜６を堆積形成する（前記第２図（ｂ）参
照）。次に、第３図（ａ）に示すように、フォトリソグ
ラフ技術を用いて、メモリ領域でポリシリコン膜６のス
リット（図示せず）を開口する。また、Ｅ２ＰＲＯＭセ
ルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃとして、酸化膜７Ｃ
−１、窒化膜７ｃｍ２及び酸化膜７０−９の積層膜を形
成する。この後、フォトリソグラフ技術を用いてロジッ
ク領域に存在する酸化膜７Ｃ−１、窒化膜７Ｃ−２及び
酸化膜７Ｃ−１の積層膜並びに第１のポリシリコンＭ６
の剥離を行う。さらに、フォトリソグラフ技術を用いて
イオン注入のためのレジストパターン（図示せず）を形
成する。この時、ロジック領域に残存しているゲート絶
縁膜４はレジストの付着により汚染される。また、イオ
ン注入技術を用いてロジックトランジスタの閾値制御用
イオン注入を行なう。この時、ロジック領域のゲート絶
縁膜４にはイオン種の通過により不純物準位が形成され
る。そこで、同図（ｂ）に示すように、このように汚染
されたゲート絶縁膜４を除去するため、フォトリソグラ
フ技術を用いてメモリ領域上をレジストで覆い、ロジッ
ク領域に存在するゲート絶縁膜４のみを剥離する。この
後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶級膜７Ｃ
に追加形成するＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａと同１４
７に、ロジックトランジスタの新たなゲート絶縁膜７ｂ
を形成する。この後、図示しないが、絶縁膜７ａ及び７
ｈ上に第２のポリシリコン膜を堆積形成する。また、フ
ォトリソグラフ技術を用いてＥ２ ＦＲＯＭセル及びロ
ジックトランジスタのパターニングを行なう。さらに、
イオン注入技術によりＥ２ ＦＲＯＭセル及びロジック
トランジスタのソース、ドレイン領域をそれぞれ形成し
てトランジスタ構造が完成する。次に、保Ｊ膜を堆積形
成した後、この保護膜を熱処理により平坦化する。また
、フォトリソグラフ技術を用いてコンタクトホールを形
成した後、金属配線を形１戊する。
第４図（ａ）〜（Ｃ）は、上記第３の実施例において、
ロジック領域に存在するゲート絶縁膜４の剥離を、フォ
トリングラフ工程を追加することなく行う第４の実施例
を示すものである。
ロジック領域に存在するゲート絶縁膜４の剥離を、フォ
トリングラフ工程を追加することなく行う第４の実施例
を示すものである。
まず、同図（ａ）に示すように、ｐ型シリコン基板１表
面にフィールド領域２、ｎ型拡散領域３及びゲート絶縁
膜４をそれぞれ形成する。また、メモリ領域のトンネル
窓には極薄絶縁膜５を形威し、ゲート絶縁膜４及び極薄
絶縁膜５上には第１のポリシリコン膜６を堆積形成する
。さらに、フォトリソグラフ技術を用いて、メモリ領域
でポリシリコン膜０のスリット（図示せず）を開口した
後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁［７ｃ
として、酸化膜７ｃｍ＋ｓ窒化膜７Ｃ−２及び酸化膜７
ｃｍ、の積層膜を形成する。この後、フォトリソグラフ
技術を用いてロジック領域に存在する酸化膜７ｃｍ ＋
、窒化膜７Ｃ−２及び酸化膜７Ｃ−１の積層膜並びに
第１のポリシリコン膜６の剥離を行う。さらに、フォト
リソグラフ技術を用いてイオン注入のためのレジストパ
ターン（図示せず）を形成する。この時、ロジック領域
に残存しているゲート絶縁膜４はレジストの付着により
汚染される。また、イオン注入技術を用いてロジックト
ランジスタの閾値制御用イオン注入を行なう。この時、
ロジック領域のゲート絶縁膜４にはイオン種の通過によ
り不純物中位が形成される。次に、同図（ｂ）に示すよ
うに、フォトリソグラフ工程を追加することなく、この
ように汚染されたロジック領域のゲート絶縁膜４を除去
する。この時、Ｐｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃの最上層
の酸化膜７ｃｍ３も同時に除去される。次に、同図（Ｃ
）に示すように、Ｅ２ ＦＲＯＭセルのＰｏ１ｙ−Ｐｏ
ｌｙ絶縁膜７ｃに追加形成するＰｏ１ｙ−Ｐｏｌｙ絶縁
膜７ａと同時に、ロジックトランジスタの新たなゲート
絶縁膜７ｂを形成する。この後、図示しないが、絶縁Ｍ
７ａ及び７ｂ上に第２のポリシリコン膜を堆積形成する
。また、フォトリソグラフ技術を用いてＥ２ＦＲＯＭセ
ル及びロジックトランジスタのバターニングを行なう。
面にフィールド領域２、ｎ型拡散領域３及びゲート絶縁
膜４をそれぞれ形成する。また、メモリ領域のトンネル
窓には極薄絶縁膜５を形威し、ゲート絶縁膜４及び極薄
絶縁膜５上には第１のポリシリコン膜６を堆積形成する
。さらに、フォトリソグラフ技術を用いて、メモリ領域
でポリシリコン膜０のスリット（図示せず）を開口した
後、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁［７ｃ
として、酸化膜７ｃｍ＋ｓ窒化膜７Ｃ−２及び酸化膜７
ｃｍ、の積層膜を形成する。この後、フォトリソグラフ
技術を用いてロジック領域に存在する酸化膜７ｃｍ ＋
、窒化膜７Ｃ−２及び酸化膜７Ｃ−１の積層膜並びに
第１のポリシリコン膜６の剥離を行う。さらに、フォト
リソグラフ技術を用いてイオン注入のためのレジストパ
ターン（図示せず）を形成する。この時、ロジック領域
に残存しているゲート絶縁膜４はレジストの付着により
汚染される。また、イオン注入技術を用いてロジックト
ランジスタの閾値制御用イオン注入を行なう。この時、
ロジック領域のゲート絶縁膜４にはイオン種の通過によ
り不純物中位が形成される。次に、同図（ｂ）に示すよ
うに、フォトリソグラフ工程を追加することなく、この
ように汚染されたロジック領域のゲート絶縁膜４を除去
する。この時、Ｐｏ１ｙ−Ｐｏｌｙ絶縁膜７ｃの最上層
の酸化膜７ｃｍ３も同時に除去される。次に、同図（Ｃ
）に示すように、Ｅ２ ＦＲＯＭセルのＰｏ１ｙ−Ｐｏ
ｌｙ絶縁膜７ｃに追加形成するＰｏ１ｙ−Ｐｏｌｙ絶縁
膜７ａと同時に、ロジックトランジスタの新たなゲート
絶縁膜７ｂを形成する。この後、図示しないが、絶縁Ｍ
７ａ及び７ｂ上に第２のポリシリコン膜を堆積形成する
。また、フォトリソグラフ技術を用いてＥ２ＦＲＯＭセ
ル及びロジックトランジスタのバターニングを行なう。
さらに、イオン注入技術によりＥ２ＦＲＯＭセル及びロ
ジックトランジスタのソース、ドレイン領域をそれぞれ
形成してトランジスタ構造が完成する。次に、保護膜を
堆積形成した後、この保護膜を熱処理により平坦化する
。
ジックトランジスタのソース、ドレイン領域をそれぞれ
形成してトランジスタ構造が完成する。次に、保護膜を
堆積形成した後、この保護膜を熱処理により平坦化する
。
また、フォトリソグラフ技術を用いてコンタクトホール
を形成した後、金属配線を形成する。
を形成した後、金属配線を形成する。
上記第３の実施例では、ロジックトランジスタの閾値制
御用イオン注入後のゲート絶縁膜４の剥離に、フォトリ
ソグラフ工程を追加し、酸化膜７ｃｍ３上をレジストで
覆っている。このため Ｅ２ＦＲＯＭセルのＰｏ１ｙ−
Ｐｏｌｙ絶縁膜７Ｃの最上層がエツチングされることが
ない。
御用イオン注入後のゲート絶縁膜４の剥離に、フォトリ
ソグラフ工程を追加し、酸化膜７ｃｍ３上をレジストで
覆っている。このため Ｅ２ＦＲＯＭセルのＰｏ１ｙ−
Ｐｏｌｙ絶縁膜７Ｃの最上層がエツチングされることが
ない。
また、上記第４の実施例では、ロジックトランジスタの
閾値制御用イオン注入後に、フォトリソグラフ工程を追
加することなくゲート絶縁膜４を剥離している。このた
め、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７Ｃ
の最上層の酸化膜７ｃｍ、も同時に除去される。ところ
が、ロジックトランジスタの新たなゲート絶縁膜７ｂの
形成峙にＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａが形成されるた
め、信頼性の面では上記第３の実施例のようにフォトリ
ソグラフ工程を１回追加したものと比較しても劣ること
がない。
閾値制御用イオン注入後に、フォトリソグラフ工程を追
加することなくゲート絶縁膜４を剥離している。このた
め、Ｅ２ＦＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ絶縁膜７Ｃ
の最上層の酸化膜７ｃｍ、も同時に除去される。ところ
が、ロジックトランジスタの新たなゲート絶縁膜７ｂの
形成峙にＰｏ１ｙ−Ｐｏｌｙ絶縁膜７ａが形成されるた
め、信頼性の面では上記第３の実施例のようにフォトリ
ソグラフ工程を１回追加したものと比較しても劣ること
がない。
［発明の効果］
以上、説明したように本発明の半導体装置の製造方法に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
Ｅ２ＰＲＯＭ、ＥＰＲＯＭ等の不揮発性記憶装置とロジ
ックトランジスタとが混載する半導体装置において、ロ
ジック領域に残存するゲート絶縁膜はフォトリソグラフ
によりレジスト汚染されるため、また、この後の閾値制
御用イオン注入により不純物準位が形成されるため剥離
される。そして、これに代わって新たなゲート絶縁膜を
形成している。従って、新たなゲート絶縁膜は、この後
レジストにさらされることがなく、また、イオン種が通
過することもない。即ち、ロジックトランジスタの閾値
電圧の変動、ゲート耐圧不良及び不安定性を無くすこと
ができる。
ックトランジスタとが混載する半導体装置において、ロ
ジック領域に残存するゲート絶縁膜はフォトリソグラフ
によりレジスト汚染されるため、また、この後の閾値制
御用イオン注入により不純物準位が形成されるため剥離
される。そして、これに代わって新たなゲート絶縁膜を
形成している。従って、新たなゲート絶縁膜は、この後
レジストにさらされることがなく、また、イオン種が通
過することもない。即ち、ロジックトランジスタの閾値
電圧の変動、ゲート耐圧不良及び不安定性を無くすこと
ができる。
第１図は本発明の第１の実施例に係わる半導体装置の製
造方法を説明するための断面図、第２図は本発明の第２
の実施例に係わる・半導体装置の製造方法を説明するた
めの断面図、第３図は本発明の第３の実施例に係わる半
導体装置の製造方法を説明するための断面図、ｇｊ４４
図は本発明の第４の実施例に係わる半導体装置の製造方
法を説明するための断面図である。 ｌ・・・ｐ型シリコン基板、２・・・フィールド領域、
３・・・ｎ型拡散領域、４・・・ゲート絶縁膜、５・・
・極薄絶縁膜、６．８・・・ポリシリコン膜、？ａ、
７ｃ・・・Ｐｏ ｌ ｙ−Ｐｏ ｌ ｙＷ！、縁膜、７
Ｑ−、ｍ酸化膜、７ｃｍ２・・・窒化膜、７０−３・・
・酸化膜、７ｂ・・・ゲート絶縁膜、９・・・ソース、
ドレイン領域。
造方法を説明するための断面図、第２図は本発明の第２
の実施例に係わる・半導体装置の製造方法を説明するた
めの断面図、第３図は本発明の第３の実施例に係わる半
導体装置の製造方法を説明するための断面図、ｇｊ４４
図は本発明の第４の実施例に係わる半導体装置の製造方
法を説明するための断面図である。 ｌ・・・ｐ型シリコン基板、２・・・フィールド領域、
３・・・ｎ型拡散領域、４・・・ゲート絶縁膜、５・・
・極薄絶縁膜、６．８・・・ポリシリコン膜、？ａ、
７ｃ・・・Ｐｏ ｌ ｙ−Ｐｏ ｌ ｙＷ！、縁膜、７
Ｑ−、ｍ酸化膜、７ｃｍ２・・・窒化膜、７０−３・・
・酸化膜、７ｂ・・・ゲート絶縁膜、９・・・ソース、
ドレイン領域。
Claims (1)
- 半導体基板上全面に少なくとも第１の絶縁膜を形成する
工程と、上記第１の絶縁膜上に第１の導電膜を形成する
工程と、上記第１の導電膜の一部領域を除去する工程と
、上記一部領域に対し、選択的にイオン注入を行なう工
程と、上記一部領域に残存する上記第１の絶縁膜を除去
する工程と、全面に第２の絶縁膜を形成する工程と、上
記第２の絶縁膜上に第２の導電膜を形成する工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283735A JP2723313B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283735A JP2723313B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145160A true JPH03145160A (ja) | 1991-06-20 |
| JP2723313B2 JP2723313B2 (ja) | 1998-03-09 |
Family
ID=17669426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283735A Expired - Fee Related JP2723313B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723313B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
| KR20000003475A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 메모리소자 제조방법 |
| KR100343137B1 (ko) * | 1999-04-07 | 2002-07-05 | 윤종용 | 불휘발성 메모리 장치 및 그 제조방법 |
-
1989
- 1989-10-31 JP JP1283735A patent/JP2723313B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607868A (en) * | 1994-06-15 | 1997-03-04 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
| KR20000003475A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 메모리소자 제조방법 |
| KR100343137B1 (ko) * | 1999-04-07 | 2002-07-05 | 윤종용 | 불휘발성 메모리 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723313B2 (ja) | 1998-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100243497B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS6244701B2 (ja) | ||
| JPH11505675A (ja) | フローティングゲート不揮発性メモリデバイス及びその製造方法 | |
| JP2509717B2 (ja) | 半導体装置の製造方法 | |
| KR100286731B1 (ko) | 플래시메모리제조방법 | |
| KR940006588B1 (ko) | 불휘발성 반도체기억장치 및 그 제조방법 | |
| JPH08255846A (ja) | 半導体装置及びその製造方法 | |
| JPH0361338B2 (ja) | ||
| JPH11251452A (ja) | 高電圧トランジスタと低電圧トランジスタとから構成される電子構造体及びその製造方法 | |
| JPH0669099B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH03145160A (ja) | 半導体装置の製造方法 | |
| JP2970858B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS61154172A (ja) | 半導体装置の製造方法 | |
| JPH039572A (ja) | 半導体装置の製造方法 | |
| JPS62179157A (ja) | 半導体装置の製造方法 | |
| JPS61239671A (ja) | 半導体記憶装置の製造方法 | |
| JPS59151467A (ja) | 縦型ｍｏｓｆｅｔ | |
| JPS5921044A (ja) | 半導体装置の製造方法 | |
| JPS63117470A (ja) | モス型半導体装置およびその製造方法 | |
| US6326267B1 (en) | Method of forming non-volatile semiconductor memory | |
| JPH03205870A (ja) | 半導体装置 | |
| JPS58131773A (ja) | 半導体装置の製造方法 | |
| JPS6211277A (ja) | 半導体集積回路の製造方法 | |
| JPS63226965A (ja) | 半導体装置 | |
| JPH09219460A (ja) | 不揮発性半導体メモリ装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |