JPH0313592B2 - - Google Patents
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- JPH0313592B2 JPH0313592B2 JP57043508A JP4350882A JPH0313592B2 JP H0313592 B2 JPH0313592 B2 JP H0313592B2 JP 57043508 A JP57043508 A JP 57043508A JP 4350882 A JP4350882 A JP 4350882A JP H0313592 B2 JPH0313592 B2 JP H0313592B2
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- JP
- Japan
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- screen
- address
- sub
- memory
- circuit
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- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 1
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- Apparatus For Radiation Diagnosis (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、Ｘ線などの放射線を用いたCT装置
におけるCRT表示装置に関するものであり、更
に詳しくは同一CRT画面上で主画面の中に副画
面を任意の位置及び大きさで同時表示することの
できるCRT表示装置に関するものである。
におけるCRT表示装置に関するものであり、更
に詳しくは同一CRT画面上で主画面の中に副画
面を任意の位置及び大きさで同時表示することの
できるCRT表示装置に関するものである。
従来より、CT装置において、CRT画面に表示
された情報に更に任意にON／OFFできるように
して別個の情報を付け加えて同時表示させたい要
求があり、通常次のような方式が採られている。
その一つは、第１図に示すようにCRT画面に対
応したメモリ領域１（主画面の領域）の中に書替
え領域２（副画面の領域）を設けこの領域２に新
たな情報を書き込み、同時表示させるものであ
り、他の方式は第２図に示すように領域１の下部
の一部（ｙ方向の一部）をｘ方向全幅にわたつて
新たな情報を書き込み、これを同時表示させるも
のである。しかしながら、いずれの方式も新しい
情報を書き込むので以前の情報は壊れてしまい、
領域２の表示をOFFとしたとき（表示しない場
合）この部分の表示画像が欠けてしまうという欠
点があり、また、後者の方式では領域２として任
意の矩形領域の指定ができず、領域１の必要な部
分が削られるという欠点があつた。
された情報に更に任意にON／OFFできるように
して別個の情報を付け加えて同時表示させたい要
求があり、通常次のような方式が採られている。
その一つは、第１図に示すようにCRT画面に対
応したメモリ領域１（主画面の領域）の中に書替
え領域２（副画面の領域）を設けこの領域２に新
たな情報を書き込み、同時表示させるものであ
り、他の方式は第２図に示すように領域１の下部
の一部（ｙ方向の一部）をｘ方向全幅にわたつて
新たな情報を書き込み、これを同時表示させるも
のである。しかしながら、いずれの方式も新しい
情報を書き込むので以前の情報は壊れてしまい、
領域２の表示をOFFとしたとき（表示しない場
合）この部分の表示画像が欠けてしまうという欠
点があり、また、後者の方式では領域２として任
意の矩形領域の指定ができず、領域１の必要な部
分が削られるという欠点があつた。
本発明はこのような欠点を解消するもので、そ
の目的とするところは、主画面メモリとは別個に
副画面メモリを設け、この副画面メモリより所望
の画面を任意のサイズで切出してCRTに映し出
されている主画面の任意の位置にこれを埋め込み
主画面と副画面を同時表示することのできる
CRT表示装置を提供することにある。
の目的とするところは、主画面メモリとは別個に
副画面メモリを設け、この副画面メモリより所望
の画面を任意のサイズで切出してCRTに映し出
されている主画面の任意の位置にこれを埋め込み
主画面と副画面を同時表示することのできる
CRT表示装置を提供することにある。
本発明の他の目的は、主画面と副画面の画面情
報はそれぞれ壊されることなく保存され、副画面
をON／OFFしても主画面の一部の情報が損なわ
れることのないようにしたCRT表示装置を提供
することにある。
報はそれぞれ壊されることなく保存され、副画面
をON／OFFしても主画面の一部の情報が損なわ
れることのないようにしたCRT表示装置を提供
することにある。
本発明の更に他の目的は、主画面のデータか副
画面のデータかにより、自動的にリアルタイムデ
ータ処理のモードを変えるように制御し得る
CRT表示装置を提供することにある。
画面のデータかにより、自動的にリアルタイムデ
ータ処理のモードを変えるように制御し得る
CRT表示装置を提供することにある。
本発明の装置は、映像メモリを主画面に表示さ
れる画像データを記憶しておく主画面メモリとこ
の主画面の一部に埋め込んで表示するための画像
データを記憶しておく副画面メモリで構成し、前
記メモリをアドレツシングするためのアドレス信
号を発生する画面用アドレス回路と、主画面の切
出し領域のアドレス及びこの切出し領域に埋め込
むべき副画面の領域のアドレスを前記アドレス信
号とそれぞれ比較し副画面を切出すタイミングを
つかむためのアドレス判定回路と、該アドレス判
定回路の出力と副画面を表示するか否かの条件を
判定し前記メモリのアドレツシングを制御すると
共に前記信号処理の態様を指定する条件判定回路
を具備し、副画面表示を行なう場合は主画面デー
タと副画面データに対し定められた態様の信号処
理をリアルタイムで施し主画面に副画面を埋め込
んで２画面を同時に表示し、副画面表示を行なわ
ない場合は主画面データのみを読出して所定の信
号処理を施した後表示し得るようにしたことを特
徴とするものである。
れる画像データを記憶しておく主画面メモリとこ
の主画面の一部に埋め込んで表示するための画像
データを記憶しておく副画面メモリで構成し、前
記メモリをアドレツシングするためのアドレス信
号を発生する画面用アドレス回路と、主画面の切
出し領域のアドレス及びこの切出し領域に埋め込
むべき副画面の領域のアドレスを前記アドレス信
号とそれぞれ比較し副画面を切出すタイミングを
つかむためのアドレス判定回路と、該アドレス判
定回路の出力と副画面を表示するか否かの条件を
判定し前記メモリのアドレツシングを制御すると
共に前記信号処理の態様を指定する条件判定回路
を具備し、副画面表示を行なう場合は主画面デー
タと副画面データに対し定められた態様の信号処
理をリアルタイムで施し主画面に副画面を埋め込
んで２画面を同時に表示し、副画面表示を行なわ
ない場合は主画面データのみを読出して所定の信
号処理を施した後表示し得るようにしたことを特
徴とするものである。
以下図面を用いて本発明を実施例につき詳細に
説明する。第３図は本発明に係るCRT表示装置
の実施例を示す概念的構成図であるが、実施例で
はＸ方向アドレスは主画面メモリ、副画面メモリ
とも同一の場合を例にとつて示してある。１０は
画面用アドレス回路で、主画面用のアドレス及び
副画面用のｙ方向のアドレスを発生するものであ
る。２０はアドレス制御回路で、画面用アドレス
回路１０の出力を受け主画面ないし副画面のアド
レスを発生すると共に副画面を選択しているとき
は副画面セレクト信号を発生する。３０は映像メ
モリで、第４図に示すように主画面用画像データ
を記憶しておく主画面メモリ３１と、主画面の中
に埋め込む画像データの記憶される副画面メモリ
３２より構成されている。この副画面メモリ３２
は主画面メモリ３１と同じか又はそれ以上の領域
を有し、任意の画像データが記憶されるようにな
つている。４０は映像メモリ３０より読出される
データをリアルタイムで所定のデータ処理を行な
うリアルタイムデータ処理回路である。副画面セ
レクト信号が入力され副画面のデータが読出され
ているときは、副画面所定のデータ処理が行なわ
れるようになつている。処理されたデータはデイ
ジタル・アナログ変換器（以下DA変換器と略
す）５０によつてアナログ信号に変換され、ビデ
オ信号としてCRT表示器を含む表示回路６０に
導かれ可視像で表示される。
説明する。第３図は本発明に係るCRT表示装置
の実施例を示す概念的構成図であるが、実施例で
はＸ方向アドレスは主画面メモリ、副画面メモリ
とも同一の場合を例にとつて示してある。１０は
画面用アドレス回路で、主画面用のアドレス及び
副画面用のｙ方向のアドレスを発生するものであ
る。２０はアドレス制御回路で、画面用アドレス
回路１０の出力を受け主画面ないし副画面のアド
レスを発生すると共に副画面を選択しているとき
は副画面セレクト信号を発生する。３０は映像メ
モリで、第４図に示すように主画面用画像データ
を記憶しておく主画面メモリ３１と、主画面の中
に埋め込む画像データの記憶される副画面メモリ
３２より構成されている。この副画面メモリ３２
は主画面メモリ３１と同じか又はそれ以上の領域
を有し、任意の画像データが記憶されるようにな
つている。４０は映像メモリ３０より読出される
データをリアルタイムで所定のデータ処理を行な
うリアルタイムデータ処理回路である。副画面セ
レクト信号が入力され副画面のデータが読出され
ているときは、副画面所定のデータ処理が行なわ
れるようになつている。処理されたデータはデイ
ジタル・アナログ変換器（以下DA変換器と略
す）５０によつてアナログ信号に変換され、ビデ
オ信号としてCRT表示器を含む表示回路６０に
導かれ可視像で表示される。
第５図は、第３図における画面用アドレス回路
１０とアドレス制御回路２０よりなる部分の詳細
を示す構成図である。同図において、画面用アド
レス回路１０は、第４図に示す映像メモリの主画
面メモリ空間に対するＸ方向及びＹ方向のアドレ
スを発生するためのＸアドレスカウンタ１０１と
Ｙアドレスカウンタ１０２、並びに副画面メモリ
空間に対するＹ方向のスタートアドレスがセツト
されるｙスタートアドレスレジスタ１０３とこの
レジスタ１０３の値に基づき副画面用のＹ方向の
アドレスを発生させるためのｙアドレスカウンタ
１０４より構成されている。ｙスタートアドレス
レジスタ１０３には図示しないマイクロプロセツ
サ又は計算機の中央処理装置からデータバスを介
して副画面メモリに対する所望のＹ方向スタート
アドレスデータが与えられセツトされる。一方、
アドレス制御回路２０は次のような構成となつて
いる。すなわち、マイクロプロセツサより副画面
表示のオン・オフ条件がセツトされる副画面用オ
ン・オフレジスタ２０１と、副画面のＸ方向及び
Ｙ方向のエンドアドレスｘ及びｙをセツトしてお
くｘエンドアドレスレジスタ２０２及びｙエンド
アドレスレジスタ２０３と、主画面における切出
アドレスのＸ方向アドレス及びＹ方向アドレスを
それぞれセツトしておくＸ切出アドレスレジスタ
２０４及びＹ切出アドレスレジスタ２０５と、こ
れらレジスタの出力と画面用アドレス回路１０よ
り出力されるアドレスとを比較して副画面を切出
すタイミング及び副画面のエンドアドレスに達す
るタイミングを検出するためのアドレス判定回路
２０６と、アドレス判定回路２０６より出力され
るアドレス条件と副画面オン・オフレジスタ２０
１の副画面オン条件を判定して主画面データの読
出し表示かあるいは副画面データの読出し表示か
を判定し所定の制御信号を送出する条件判定回路
２１１と、主画面用のアドレス又は副画面用のア
ドレスを択一的に選択して出力するアドレス切換
え回路２１２より構成されている。
１０とアドレス制御回路２０よりなる部分の詳細
を示す構成図である。同図において、画面用アド
レス回路１０は、第４図に示す映像メモリの主画
面メモリ空間に対するＸ方向及びＹ方向のアドレ
スを発生するためのＸアドレスカウンタ１０１と
Ｙアドレスカウンタ１０２、並びに副画面メモリ
空間に対するＹ方向のスタートアドレスがセツト
されるｙスタートアドレスレジスタ１０３とこの
レジスタ１０３の値に基づき副画面用のＹ方向の
アドレスを発生させるためのｙアドレスカウンタ
１０４より構成されている。ｙスタートアドレス
レジスタ１０３には図示しないマイクロプロセツ
サ又は計算機の中央処理装置からデータバスを介
して副画面メモリに対する所望のＹ方向スタート
アドレスデータが与えられセツトされる。一方、
アドレス制御回路２０は次のような構成となつて
いる。すなわち、マイクロプロセツサより副画面
表示のオン・オフ条件がセツトされる副画面用オ
ン・オフレジスタ２０１と、副画面のＸ方向及び
Ｙ方向のエンドアドレスｘ及びｙをセツトしてお
くｘエンドアドレスレジスタ２０２及びｙエンド
アドレスレジスタ２０３と、主画面における切出
アドレスのＸ方向アドレス及びＹ方向アドレスを
それぞれセツトしておくＸ切出アドレスレジスタ
２０４及びＹ切出アドレスレジスタ２０５と、こ
れらレジスタの出力と画面用アドレス回路１０よ
り出力されるアドレスとを比較して副画面を切出
すタイミング及び副画面のエンドアドレスに達す
るタイミングを検出するためのアドレス判定回路
２０６と、アドレス判定回路２０６より出力され
るアドレス条件と副画面オン・オフレジスタ２０
１の副画面オン条件を判定して主画面データの読
出し表示かあるいは副画面データの読出し表示か
を判定し所定の制御信号を送出する条件判定回路
２１１と、主画面用のアドレス又は副画面用のア
ドレスを択一的に選択して出力するアドレス切換
え回路２１２より構成されている。
更に詳述するに、アドレス判定回路２０６は、
切出アドレスのタイミングを検出するためのＸア
ドレス比較回路２０９とＹアドレス比較回路２１
０と、副画面のエンドアドレスのタイミングを検
出するためのｘアドレス比較回路２０７とｙアド
レス比較回路２０８より構成されている。Ｘアド
レス比較回路２０９はＸアドレスカウンタ１０１
より繰出されるアドレスがＸ切出アドレスレジス
タ２０４の出力を越えるとＸ切出タイミングを示
すＸ切出信号を発生する。Ｙアドレス比較回路２
１０はＹアドレスカウンタ１０２より繰出される
アドレスがＹ切出アドレスレジスタ２０５の出力
を越えるとＹ切出タイミングを示すＹ切出信号を
発生する。ｘアドレス比較回路２０７はＸアドレ
スカウンタ１０１より繰出されるアドレスがｘエ
ンドアドレスレジスタ２０２の出力を越えると副
画面のＸ方向のエンドアドレスのタイミングを示
すｘエンド信号を発生し、ｙアドレス比較回路２
０８は副画面用ｙアドレスカウンタ１０４より繰
出されるアドレスがｙエンドアドレスレジスタ２
０３の出力を越えると副画面のＹ方向のエンドア
ドレスのタイミングを示すｙエンド信号を発生す
る。
切出アドレスのタイミングを検出するためのＸア
ドレス比較回路２０９とＹアドレス比較回路２１
０と、副画面のエンドアドレスのタイミングを検
出するためのｘアドレス比較回路２０７とｙアド
レス比較回路２０８より構成されている。Ｘアド
レス比較回路２０９はＸアドレスカウンタ１０１
より繰出されるアドレスがＸ切出アドレスレジス
タ２０４の出力を越えるとＸ切出タイミングを示
すＸ切出信号を発生する。Ｙアドレス比較回路２
１０はＹアドレスカウンタ１０２より繰出される
アドレスがＹ切出アドレスレジスタ２０５の出力
を越えるとＹ切出タイミングを示すＹ切出信号を
発生する。ｘアドレス比較回路２０７はＸアドレ
スカウンタ１０１より繰出されるアドレスがｘエ
ンドアドレスレジスタ２０２の出力を越えると副
画面のＸ方向のエンドアドレスのタイミングを示
すｘエンド信号を発生し、ｙアドレス比較回路２
０８は副画面用ｙアドレスカウンタ１０４より繰
出されるアドレスがｙエンドアドレスレジスタ２
０３の出力を越えると副画面のＹ方向のエンドア
ドレスのタイミングを示すｙエンド信号を発生す
る。
アドレス切換え回路２１２は、主画面用アドレ
スとしてＸアドレスカウンタ１０１とＹアドレス
カウンタ１０２の繰出すアドレスを受け、また副
画面用アドレスとしてＹアドレスカウンタ１０′
とｙアドレスカウンタ１０４の繰出すアドレスを
受けるように構成されている。
スとしてＸアドレスカウンタ１０１とＹアドレス
カウンタ１０２の繰出すアドレスを受け、また副
画面用アドレスとしてＹアドレスカウンタ１０′
とｙアドレスカウンタ１０４の繰出すアドレスを
受けるように構成されている。
このような構成における本発明の動作を第４図
を参照しながら次に説明する。図示しないキーボ
ードより副画面のサイズと主画面の切出し位置及
び副画面を表示させるか否かの条件（オン又はオ
フにより）を指定する。マイクロプロセツサはそ
れらの条件を読み取り、各レジスタに次のように
セツトする。
を参照しながら次に説明する。図示しないキーボ
ードより副画面のサイズと主画面の切出し位置及
び副画面を表示させるか否かの条件（オン又はオ
フにより）を指定する。マイクロプロセツサはそ
れらの条件を読み取り、各レジスタに次のように
セツトする。
(1) 主画面上の副画面を埋め込む先頭アドレスす
なわち切出アドレスX1、Y1を切出アドレスレ
ジスタ２０４，２０５にセツトする。
なわち切出アドレスX1、Y1を切出アドレスレ
ジスタ２０４，２０５にセツトする。
(2) 主画面に埋め込む副画面のスタートアドレス
y1をｙスタートアドレスレジスタ１０３にセツ
トする。なお、本実施例では副画面のＸ方向の
スタートアドレスx1は切出アドレスX1と同一
であり、新たな設定は不要である。
y1をｙスタートアドレスレジスタ１０３にセツ
トする。なお、本実施例では副画面のＸ方向の
スタートアドレスx1は切出アドレスX1と同一
であり、新たな設定は不要である。
(3) 副画面エンドアドレスx2、y2をエンドアドレ
スレジスタ２０２，２０３にセツトする。
スレジスタ２０２，２０３にセツトする。
(4) 副画面のオン・オフ条件を副画面オン・オフ
レジスタ２０１にセツトする。このオン・オフ
条件は任意に単独で変更することができ、従つ
て副画面表示のオン・オフ制御が可能である。
レジスタ２０１にセツトする。このオン・オフ
条件は任意に単独で変更することができ、従つ
て副画面表示のオン・オフ制御が可能である。
以上のレジスタ設定を完了した後Ｘアドレスカ
ウンタ１０１及びＹアドレスカウンタ１０２が作
動し順次アドレスを繰り出す。XY指定される画
面メモリの１つのアドレスはCRT表示画面の１
つのピクセルに対応しており、ピクセルの走査順
序に一致してメモリのアドレスが指定される。ア
ドレス切換え回路２１２はＸアドレスカウンタ１
０１とＹアドレスカウンタ１０２の出力を選び映
像メモリ３０に与える。第４図のように構成され
た映像メモリ３０の主画面メモリ３１の左上アド
レスからＸ方向に順次その内容が出力され、リア
ルタイムデータ処理回路４０により主画面用の所
定のデータ処理が行なわれる。処理の施されたデ
ータはDA変換器５０を介してアナログ信号に変
換されてビデオ信号となり、CRT表示器６０に
導かれて可視像で表示される。１段目のＸ方向の
アドレスの走査が終るとＹアドレスが更新され２
段目のアドレス走査に移り、上述と同様にして表
示が行なわれる。以下同様にして走査が進む。
ウンタ１０１及びＹアドレスカウンタ１０２が作
動し順次アドレスを繰り出す。XY指定される画
面メモリの１つのアドレスはCRT表示画面の１
つのピクセルに対応しており、ピクセルの走査順
序に一致してメモリのアドレスが指定される。ア
ドレス切換え回路２１２はＸアドレスカウンタ１
０１とＹアドレスカウンタ１０２の出力を選び映
像メモリ３０に与える。第４図のように構成され
た映像メモリ３０の主画面メモリ３１の左上アド
レスからＸ方向に順次その内容が出力され、リア
ルタイムデータ処理回路４０により主画面用の所
定のデータ処理が行なわれる。処理の施されたデ
ータはDA変換器５０を介してアナログ信号に変
換されてビデオ信号となり、CRT表示器６０に
導かれて可視像で表示される。１段目のＸ方向の
アドレスの走査が終るとＹアドレスが更新され２
段目のアドレス走査に移り、上述と同様にして表
示が行なわれる。以下同様にして走査が進む。
この間比較回路２０７〜２１０は常に比較判定
を行なつており、アドレスＸ、Ｙが切出アドレス
領域内を指定しているときすなわちX1Ｘx2、
Y1Ｙy2はＸ切出信号及びＹ切出信号を同時
に発生している。条件判定回路２１１は、これら
の信号及び水平及び垂直同期信号Ｈ、Ｖを受けて
副画面セレクト信号を発生すると共に、アドレス
切換え回路２１２を制御してカウンタ１０１のア
ドレスＸとカウンタ１０４のアドレスｙを送出さ
せる。これにより切出しアドレス領域内では主画
面の画像データに代つて副画面メモリで指定した
部分の画像データが読出され、かつデータ処理回
路４０ではセレクト信号が与えられているため副
画面用の所定の信号処理が行なわれる。その後の
CRT表示までの動作は主画面表示と同様である。
を行なつており、アドレスＸ、Ｙが切出アドレス
領域内を指定しているときすなわちX1Ｘx2、
Y1Ｙy2はＸ切出信号及びＹ切出信号を同時
に発生している。条件判定回路２１１は、これら
の信号及び水平及び垂直同期信号Ｈ、Ｖを受けて
副画面セレクト信号を発生すると共に、アドレス
切換え回路２１２を制御してカウンタ１０１のア
ドレスＸとカウンタ１０４のアドレスｙを送出さ
せる。これにより切出しアドレス領域内では主画
面の画像データに代つて副画面メモリで指定した
部分の画像データが読出され、かつデータ処理回
路４０ではセレクト信号が与えられているため副
画面用の所定の信号処理が行なわれる。その後の
CRT表示までの動作は主画面表示と同様である。
アドレスＸ、Ｙが副画面のエンドアドレスx2、
y2を越えると比較回路２０７，２０８よりｘエン
ド信号及びｙエンド信号が発生し、これにより条
件判定回路２１１はセレクト信号を下げると共に
アドレス切換え回路２１２を元の状態すなわちカ
ウンタ１０１，１０２の出力アドレスＸ、Ｙを選
択する状態に復帰させる。なお、レジスタ２０１
の内容がオフのときすなわち副画面オフの条件の
ときは比較回路の出力のいかんに拘らず条件判定
回路２１１は主画面メモリのみの読出し及び表示
を司どる。
y2を越えると比較回路２０７，２０８よりｘエン
ド信号及びｙエンド信号が発生し、これにより条
件判定回路２１１はセレクト信号を下げると共に
アドレス切換え回路２１２を元の状態すなわちカ
ウンタ１０１，１０２の出力アドレスＸ、Ｙを選
択する状態に復帰させる。なお、レジスタ２０１
の内容がオフのときすなわち副画面オフの条件の
ときは比較回路の出力のいかんに拘らず条件判定
回路２１１は主画面メモリのみの読出し及び表示
を司どる。
このようにして主画面画像表示中の任意の四角
形領域に副画面を置き換えて表示することがで
き、また副画面表示を中止した場合にはその部分
の主画面が欠損されることなく表示される。
形領域に副画面を置き換えて表示することがで
き、また副画面表示を中止した場合にはその部分
の主画面が欠損されることなく表示される。
なお、実施例ではＸ方向に関して切出アドレス
と副画面のスタートアドレスは同一としたが、そ
れぞれ独立に定め、第６図に示すように任意の位
置に任意の大きさの副画面を埋め込み得るように
することもできる。また、主画面メモリ空間と副
画面メモリ空間とはハードウエア構成上別個のメ
モリ空間としてもよい。更に、副画面表示の位置
及び大きさが固定でかつ副画面用メモリアドレス
も固定としてもよく、そのような場合には前述の
ようなレジスタ群は不要となり、第７図に示すよ
うに副画面セレクト信号をアドレスに割当て主画
面と副画面を同時表示させることもできる。
と副画面のスタートアドレスは同一としたが、そ
れぞれ独立に定め、第６図に示すように任意の位
置に任意の大きさの副画面を埋め込み得るように
することもできる。また、主画面メモリ空間と副
画面メモリ空間とはハードウエア構成上別個のメ
モリ空間としてもよい。更に、副画面表示の位置
及び大きさが固定でかつ副画面用メモリアドレス
も固定としてもよく、そのような場合には前述の
ようなレジスタ群は不要となり、第７図に示すよ
うに副画面セレクト信号をアドレスに割当て主画
面と副画面を同時表示させることもできる。
以上説明したように、本発明によれば、副画面
メモリに貯えられた画像の中の任意の部分を主画
面像の任意の位置にそのまま埋め込んで同時表示
することができ、しかも同時表示の主画面と副画
面の画像はそれぞれ定められデータ処理モードで
信号処理され、また副画面表示を消したときその
部分の画像は破壊されることなく元の主画面画像
に復元して表示されるようなCRT表示装置を実
現することができる。
メモリに貯えられた画像の中の任意の部分を主画
面像の任意の位置にそのまま埋め込んで同時表示
することができ、しかも同時表示の主画面と副画
面の画像はそれぞれ定められデータ処理モードで
信号処理され、また副画面表示を消したときその
部分の画像は破壊されることなく元の主画面画像
に復元して表示されるようなCRT表示装置を実
現することができる。
第１図及び第２図は従来の画像メモリの構成を
示す図、第３図は本発明に係るCRT表示装置の
実施例構成図、第４図及び第６図は第３図に示す
メモリ３０の実施例構成図、第５図はアドレス回
路とアドレス制御回路の詳細を示す実施例図、第
７図はアドレス信号を得る他の実施例図である。 １，３１……主画面メモリ、２，３２……副画
面メモリ、１０……アドレス回路、２０……アド
レス制御回路、３０……映像メモリ、４０……デ
ータ処理回路、５０……DA変換器、６０……表
示回路、２０６……アドレス判定回路、２１１…
…条件判定回路、２１２……アドレス切換え回
路。
示す図、第３図は本発明に係るCRT表示装置の
実施例構成図、第４図及び第６図は第３図に示す
メモリ３０の実施例構成図、第５図はアドレス回
路とアドレス制御回路の詳細を示す実施例図、第
７図はアドレス信号を得る他の実施例図である。 １，３１……主画面メモリ、２，３２……副画
面メモリ、１０……アドレス回路、２０……アド
レス制御回路、３０……映像メモリ、４０……デ
ータ処理回路、５０……DA変換器、６０……表
示回路、２０６……アドレス判定回路、２１１…
…条件判定回路、２１２……アドレス切換え回
路。
Claims (1)
- 【特許請求の範囲】 １ XY表示画面に対応したＸ方向とＹ方向のア
ドレス指定により内容を読み出すことのできるメ
モリから画像データを読出し、これに信号処理を
施した後CRT表示画面に表示するように構成さ
れたCRT表示装置において、 前記メモリは、主画面に表示される画像データ
を記憶しておく主画面メモリと、この主画面の一
部に埋め込んで表示する画像データを記憶してお
く副画面メモリより構成し、 主画面メモリ空間および副画面メモリ空間に対
するＸ方向およびＹ方向のアドレスをそれぞれ発
生するアドレス回路と、 副画面表示の可否の設定、および主画面メモリ
の切出し領域の切出しアドレスとエンドアドレ
ス、表示画面上でこの切出し領域に埋め込んで表
示する副画面メモリの領域についてのスタートア
ドレスとエンドアドレスが予め設定され、これら
アドレスと前記アドレス回路より出力されるアド
レスを比較し主画面メモリの切出し領域のアドレ
スであるかまたは副画面メモリの埋め込み用の領
域のアドレスであるかを判定し、副画面表示が許
可されている場合には前記判定結果に基づいて前
記アドレス回路より出力される主画面用アドレス
または副画面用アドレスを選択し、そのアドレス
を前記メモリに与えるアドレスとして出力すると
共に、副画面用のアドレスを出力している時には
副画面セレクト信号を出力するアドレス制御回路
と、 前記メモリの出力データに対して主画面用と副
画面用のデータ処理をリアルタイムで行う機能を
有し、前記副画面セレクト信号が与えらると副画
面用のデータ処理を行うように構成したリアルタ
イムデータ処理回路 を具備し、副画面表示を行う場合は主画面データ
と副画面データに対して所定の信号処理をリアル
タイムで施し、主画面に副画面を埋め込んで２画
面を同時に表示し、副画面表示を行わない場合は
主画面データのみを読出して所定の信号処理を施
した後表示し得るようにしたことを特徴とする
CRT表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043508A JPS58160983A (ja) | 1982-03-18 | 1982-03-18 | Ｃｒｔ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043508A JPS58160983A (ja) | 1982-03-18 | 1982-03-18 | Ｃｒｔ表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58160983A JPS58160983A (ja) | 1983-09-24 |
| JPH0313592B2 true JPH0313592B2 (ja) | 1991-02-22 |
Family
ID=12665669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043508A Granted JPS58160983A (ja) | 1982-03-18 | 1982-03-18 | Ｃｒｔ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58160983A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139092A (ja) * | 1984-07-31 | 1986-02-25 | 日本電気株式会社 | 表示装置 |
| JPS6199189A (ja) * | 1984-10-19 | 1986-05-17 | 富士通株式会社 | 動画ウインドウ方式 |
| JPS61226794A (ja) * | 1985-03-30 | 1986-10-08 | 株式会社シーエスケイ | 走査型表示装置の任意パタ−ン嵌込表示方式 |
| JP2650186B2 (ja) * | 1985-06-26 | 1997-09-03 | 三菱電機株式会社 | 静止画映像信号処理装置 |
| JPS6225785A (ja) * | 1985-07-26 | 1987-02-03 | アルプス電気株式会社 | マルチウインドウの表示制御処理方式 |
| JP2572776B2 (ja) * | 1987-09-01 | 1997-01-16 | オリンパス光学工業株式会社 | 内視鏡画像表示装置 |
| JP2748562B2 (ja) * | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| JP2738286B2 (ja) * | 1988-07-13 | 1998-04-08 | セイコーエプソン株式会社 | 画像処理装置および方法並びにコンピュータシステム |
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| JP2738356B2 (ja) * | 1988-07-13 | 1998-04-08 | セイコーエプソン株式会社 | コンピュータシステム |
| JPH0727506Y2 (ja) * | 1989-03-31 | 1995-06-21 | 日本電気ホームエレクトロニクス株式会社 | 画像重畳装置 |
| JP2001276027A (ja) * | 2000-03-29 | 2001-10-09 | Hitachi Medical Corp | デジタルラジオグラフィ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
| JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
| JPS5666894A (en) * | 1979-11-02 | 1981-06-05 | Mitsubishi Electric Corp | Color image display unit |
-
1982
- 1982-03-18 JP JP57043508A patent/JPS58160983A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
| JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
| JPS5666894A (en) * | 1979-11-02 | 1981-06-05 | Mitsubishi Electric Corp | Color image display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58160983A (ja) | 1983-09-24 |
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