JPH03127853A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03127853A JPH03127853A JP1266662A JP26666289A JPH03127853A JP H03127853 A JPH03127853 A JP H03127853A JP 1266662 A JP1266662 A JP 1266662A JP 26666289 A JP26666289 A JP 26666289A JP H03127853 A JPH03127853 A JP H03127853A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[目ン欠]
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
第1の発明
第2の発明
第3の発明
作用
第1の発明の作用
第2の発明の作用
第3の発明の作用
実施例
第1実施例(第1の発明の一実施例)
第2実施例(第2の発明の一実施例)
第3実施例(第3の発明の一実施例〉
第4実施例(第3の発明の他の実施例)その他
発明の効果
[概要コ
論理セルアレイを設け、この論理セルアレイを構成する
論理セルを論理回路用の配線で接続することにより、一
定の論理回路を形成してなる半導体集積回路装置に関し
、 容易に、所望の論理セルの入力端を所望の論理状態に設
定し、論理検証、故障検出・解析等の容易化を図ること
を目的とし、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
けられた試験用の第1の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿って設けられた試験用の第2
の配線と、前記論理回路形成用配線を介して接続される
べき前段の論理セルと後段の論理セルとの間に接続され
た第1のスイッチ手段と、該第1のスイッチ手段と前記
第2の配線との間に接続され、前記第1の配線を介して
、そのオン・オフが制御される第2のスイッチ手段とを
具備させて構成する。
論理セルを論理回路用の配線で接続することにより、一
定の論理回路を形成してなる半導体集積回路装置に関し
、 容易に、所望の論理セルの入力端を所望の論理状態に設
定し、論理検証、故障検出・解析等の容易化を図ること
を目的とし、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
けられた試験用の第1の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿って設けられた試験用の第2
の配線と、前記論理回路形成用配線を介して接続される
べき前段の論理セルと後段の論理セルとの間に接続され
た第1のスイッチ手段と、該第1のスイッチ手段と前記
第2の配線との間に接続され、前記第1の配線を介して
、そのオン・オフが制御される第2のスイッチ手段とを
具備させて構成する。
[産業上の利用分野]
本発明は論理セルアレイを設け、この論理セルアレイを
構成する論理セルを論理回路用の配線で接続することに
より、一定の論理回路を形成してなる半導体集積回路装
置に関する。
構成する論理セルを論理回路用の配線で接続することに
より、一定の論理回路を形成してなる半導体集積回路装
置に関する。
近年、論理LSIにおいては、半導体製造技術の進歩に
伴い、1チツプ内に搭載できる論理セルの数が飛躍的に
増大し、数百〜数十万個の論理セルを搭載するものが見
られるようになってきた。
伴い、1チツプ内に搭載できる論理セルの数が飛躍的に
増大し、数百〜数十万個の論理セルを搭載するものが見
られるようになってきた。
しかしながら、他方において、用意すべきテストパター
ンが増大し、かかるテストパターンの作成に膨大な時間
がかかり、論理検証を容易に行うことが困難になってき
ている。このため、論理検証を容易に行うことができる
試験回路を内蔵した半導体集積回路装置の開発が急がれ
ている。
ンが増大し、かかるテストパターンの作成に膨大な時間
がかかり、論理検証を容易に行うことが困難になってき
ている。このため、論理検証を容易に行うことができる
試験回路を内蔵した半導体集積回路装置の開発が急がれ
ている。
[従来の技術]
従来、かかる試験回路を内蔵した半導体集積回路装置と
して第18図にその要部を示すようなものが提案されて
いる(特開昭61−42934号公報参照)。
して第18図にその要部を示すようなものが提案されて
いる(特開昭61−42934号公報参照)。
図中、1は半導体集積回路チップ本体、2は論理セルで
あって、この半導体集積回路装置は、行選択線3、列読
出し線4、スイッチ素子5、行選択リングカウンタ6、
列選択リングカウンタ7、データセレクタ8、行選択ク
ロック入力端子9、列選択クロック入力端子10及びモ
ニター出力端子11からなる試験回路を内蔵している。
あって、この半導体集積回路装置は、行選択線3、列読
出し線4、スイッチ素子5、行選択リングカウンタ6、
列選択リングカウンタ7、データセレクタ8、行選択ク
ロック入力端子9、列選択クロック入力端子10及びモ
ニター出力端子11からなる試験回路を内蔵している。
なお、論理セル2の相互間の配線はユーザーからのオー
ダーにより行われる。かかる論理回路用の配線はこの第
18図においては示されていない。
ダーにより行われる。かかる論理回路用の配線はこの第
18図においては示されていない。
かかる半導体集積回路装置は、論理セル2の出力端をス
イッチ素子5を介して列読出し線4に接続し、行選択リ
ングカウンタ6による行選択線3の選択と、列選択リン
グカウンタ7による列読出し線4の選択とを通して論理
セル2を1個ずつ選択し、選択した論理セル2の出力端
の論理状態をデータセレクタ8を介してモニター出力端
子11に出力させ、その結果により、故障等を判断しよ
うとするものである。
イッチ素子5を介して列読出し線4に接続し、行選択リ
ングカウンタ6による行選択線3の選択と、列選択リン
グカウンタ7による列読出し線4の選択とを通して論理
セル2を1個ずつ選択し、選択した論理セル2の出力端
の論理状態をデータセレクタ8を介してモニター出力端
子11に出力させ、その結果により、故障等を判断しよ
うとするものである。
かかる試験手法は、MP法(Matrix Provi
ng法)と呼ばれているが、この試験手法によれば、論
理回路の試験を論理セル単位で行うことができるので、
いわゆるスキャン・フリップフロップを利用したスキャ
ンパス法等に比較して、回路設計が容易であり、かつ、
観測性の高い試験を行うことができるという利点を有し
ている。
ng法)と呼ばれているが、この試験手法によれば、論
理回路の試験を論理セル単位で行うことができるので、
いわゆるスキャン・フリップフロップを利用したスキャ
ンパス法等に比較して、回路設計が容易であり、かつ、
観測性の高い試験を行うことができるという利点を有し
ている。
[発明が解決しようとする課題]
しかしながら、かかるMP法を採用する第18図従来例
の半導体集積回路装置は、論理セル単位で試験を行うこ
とができるといっても、テストパターン信号の入力は論
理回路用の信号入力端子を介して行わなければならず、
各論理セルの入力端を所望の論理状態にすることは、必
ずしも容易でない。もし、所望の論理セルの入力端を容
易に所望の論理状態に設定することができれば、より簡
単に、論理回路の論理検証、故障検出・解析等を行うこ
とが可能となる。
の半導体集積回路装置は、論理セル単位で試験を行うこ
とができるといっても、テストパターン信号の入力は論
理回路用の信号入力端子を介して行わなければならず、
各論理セルの入力端を所望の論理状態にすることは、必
ずしも容易でない。もし、所望の論理セルの入力端を容
易に所望の論理状態に設定することができれば、より簡
単に、論理回路の論理検証、故障検出・解析等を行うこ
とが可能となる。
本発明は、かかる点に鑑み、容易に、所望の論理セルの
入力端を所望の論理状態に設定し、論理検証、故障検出
・解析等の容易化を図ることができるようにした試験回
路を内蔵した半導体集積回路装置を提供することを目的
とする。
入力端を所望の論理状態に設定し、論理検証、故障検出
・解析等の容易化を図ることができるようにした試験回
路を内蔵した半導体集積回路装置を提供することを目的
とする。
[課題を解決するための手段]
本発明は以下の第1ないし第3の発明を含み、これら第
1ないし第3の発明のいずれによっても上記目的は達成
される。
1ないし第3の発明のいずれによっても上記目的は達成
される。
なお、本発明において、論理セルとは、NOT回路、A
ND回路、OR回路、複合ゲート回路、アダー回路、デ
コード回路、ラッチ回路、フリップフロップ、シフトレ
ジスタ、カウンタ等、それ自体一定の機能を有し、およ
そ論理LSIを構成するに必要とされる種々の単位回路
を含む概念である。
ND回路、OR回路、複合ゲート回路、アダー回路、デ
コード回路、ラッチ回路、フリップフロップ、シフトレ
ジスタ、カウンタ等、それ自体一定の機能を有し、およ
そ論理LSIを構成するに必要とされる種々の単位回路
を含む概念である。
第1m児
第1の発明は、その構成要素を実施例図面第1図に対応
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル13を論理回路用の配線1
5で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル13に沿って設けられた試験用の第1
の配線20と、論理セルアレイの列方向に並ぶ論理セル
13に沿って設けられた試験用の第2の配線22と、論
理回路用の配線15を介して接続されるべき前段の論理
セル13と後段の論理セル13との間に接続された第1
のスイッチ手段25と、これら第1のスイッチ手段25
と第2の配線22との間に接続され、第1の配線20を
介して、そのオン・オフが制御される第2のスイッチ手
段21とを具備してなることを特徴とするものである。
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル13を論理回路用の配線1
5で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル13に沿って設けられた試験用の第1
の配線20と、論理セルアレイの列方向に並ぶ論理セル
13に沿って設けられた試験用の第2の配線22と、論
理回路用の配線15を介して接続されるべき前段の論理
セル13と後段の論理セル13との間に接続された第1
のスイッチ手段25と、これら第1のスイッチ手段25
と第2の配線22との間に接続され、第1の配線20を
介して、そのオン・オフが制御される第2のスイッチ手
段21とを具備してなることを特徴とするものである。
策1!す1匙
第2の発明は、その構成要素を実施例図面第8図に対応
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル13を論理回路用の配線1
5で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル13に沿って設けられた試験用の第1
の配線20と、論理セルアレイの列方向に並ぶ論理セル
13に沿って設けられた試験用の第2の配線220 と、論理セル13の出力側と第2の配線22との間に接
続され、第1の配線20を介して、そのオン・オフが制
御されるスイッチ手段21と、論理セル13の出力端1
3OUTを非フローティング状態又はフローティング状
態に切換える論理セル出力端状態切換え手段25とを具
備してなることを特徴とするものである。
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル13を論理回路用の配線1
5で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル13に沿って設けられた試験用の第1
の配線20と、論理セルアレイの列方向に並ぶ論理セル
13に沿って設けられた試験用の第2の配線220 と、論理セル13の出力側と第2の配線22との間に接
続され、第1の配線20を介して、そのオン・オフが制
御されるスイッチ手段21と、論理セル13の出力端1
3OUTを非フローティング状態又はフローティング状
態に切換える論理セル出力端状態切換え手段25とを具
備してなることを特徴とするものである。
第3の発明
第3の発明は、その構成要素を実施例図面第10図及び
第12図に対応させて説明すると、論理セルアレイを設
け、この論理セルアレイを構成する論理セル13を論理
回路用の配線15で接続することにより、一定の論理回
路を形成してなる半導体集積回路装置であって、論理セ
ルアレイの行方向に並ぶ論理セル13に沿って設けられ
た試験用の第1の配線20と、論理セルアレイの列方向
に並ぶ論理セル13に沿って設けられた試験用の第2の
配線42と、論理セル13の出力側と第2の配線42と
の間に接続され、第1の配線20を介して、そのオン・
オフが制御される第1のスイッチ手段44と、論理回路
用の配線15を介して接続されるべき前段の論理セル]
3と後段の論理セル13との間に接続された第2のスイ
ッチ手段45とを具備してなることを特徴とするもので
ある。
第12図に対応させて説明すると、論理セルアレイを設
け、この論理セルアレイを構成する論理セル13を論理
回路用の配線15で接続することにより、一定の論理回
路を形成してなる半導体集積回路装置であって、論理セ
ルアレイの行方向に並ぶ論理セル13に沿って設けられ
た試験用の第1の配線20と、論理セルアレイの列方向
に並ぶ論理セル13に沿って設けられた試験用の第2の
配線42と、論理セル13の出力側と第2の配線42と
の間に接続され、第1の配線20を介して、そのオン・
オフが制御される第1のスイッチ手段44と、論理回路
用の配線15を介して接続されるべき前段の論理セル]
3と後段の論理セル13との間に接続された第2のスイ
ッチ手段45とを具備してなることを特徴とするもので
ある。
[作用]
第1ないし第3の発明の作用は、以下の通りである。
箋1!14吸力」U里
かかる第1の発明においては、第1のスイッチ手段25
をオン状態にすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同一の回
路構成とすることができるので、更に第2のスイッチ手
段21をオン状態とすることにより、第1のスイッチ手
段25、第2のスイッチ手段21及び第2の配線22を
介して論理セル13の出力端の論理状態を読出すことが
できる。即ち、従来例と同様の動作で、従来例と同様に
試験を行うことができる。
をオン状態にすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同一の回
路構成とすることができるので、更に第2のスイッチ手
段21をオン状態とすることにより、第1のスイッチ手
段25、第2のスイッチ手段21及び第2の配線22を
介して論理セル13の出力端の論理状態を読出すことが
できる。即ち、従来例と同様の動作で、従来例と同様に
試験を行うことができる。
また、第1のスイッチ手段25をオフ状態にし、第2の
スイッチ手段21をオン状態にすることにより、第2の
配線22、第2のスイッチ手段21及び論理回路用の配
線15を介して所望の論理セル13の入力端に所望の論
理信号を供給し、かかる論理セル13の入力端を所望の
論理状態に設定することができ、その後、前述のように
、第1及び第2のスイッチ手段25及び21をオン状態
にすることによって、第1のスイッチ手段25、第2の
スイッチ手段21及び第2の配線22を介して論理セル
13の出力端の論理状態を読出すことができる。即ち、
この場合には、従来例に比較して、容易に論理回路の状
態設定を行い、かかる論理回路の試験を行うことができ
る。
スイッチ手段21をオン状態にすることにより、第2の
配線22、第2のスイッチ手段21及び論理回路用の配
線15を介して所望の論理セル13の入力端に所望の論
理信号を供給し、かかる論理セル13の入力端を所望の
論理状態に設定することができ、その後、前述のように
、第1及び第2のスイッチ手段25及び21をオン状態
にすることによって、第1のスイッチ手段25、第2の
スイッチ手段21及び第2の配線22を介して論理セル
13の出力端の論理状態を読出すことができる。即ち、
この場合には、従来例に比較して、容易に論理回路の状
態設定を行い、かかる論理回路の試験を行うことができ
る。
策2□(をFバり生
かかる第2の発明においては、論理セル13の出力端1
3OUTを非フローティング状態にすることによって、
内蔵させている試験回路中、論理セ3 ルアレイの部分を等価的に従来例と同一の回路構成とす
ることができるので、更に、スイッチ手段21をオン状
態にすることにより、スイッチ手段21及び第2の配線
22を介して論理セル13の出力端13OUTの論理状
態を読出すことができる。
3OUTを非フローティング状態にすることによって、
内蔵させている試験回路中、論理セ3 ルアレイの部分を等価的に従来例と同一の回路構成とす
ることができるので、更に、スイッチ手段21をオン状
態にすることにより、スイッチ手段21及び第2の配線
22を介して論理セル13の出力端13OUTの論理状
態を読出すことができる。
即ち、従来例と同様の動作で、従来例と同様に試験を行
うことができる。
うことができる。
また、論理セル13の出力端1.3OUTをフローティ
ング状態にし、スイッチ手段21をオン状態とすること
によって、第2の配線22、スイッチ手段21及び論理
回路用の配線15を介して所望の論理セル13の入力端
に所望の論理信号を供給し、かかる論理セル13の入力
端を所望の論理状態に設定することができ、その後、前
述のように、論理セル13の出力端13outを非フロ
ーティング状態にし、更にスイッチ手段21をオン状態
にすることによって、スイッチ手段2↑及び第2の配線
22を介して論理セル13の出力端130U丁の論理状
態を読出すことができる。即ち、この場合には、従来例
に比較して、容易に論理回路の状4 態設定を行い、かかる論理回路の試験を行うことができ
る。
ング状態にし、スイッチ手段21をオン状態とすること
によって、第2の配線22、スイッチ手段21及び論理
回路用の配線15を介して所望の論理セル13の入力端
に所望の論理信号を供給し、かかる論理セル13の入力
端を所望の論理状態に設定することができ、その後、前
述のように、論理セル13の出力端13outを非フロ
ーティング状態にし、更にスイッチ手段21をオン状態
にすることによって、スイッチ手段2↑及び第2の配線
22を介して論理セル13の出力端130U丁の論理状
態を読出すことができる。即ち、この場合には、従来例
に比較して、容易に論理回路の状4 態設定を行い、かかる論理回路の試験を行うことができ
る。
寒旦力Wバ1」
かかる第3の発明においては、第2のスイッチ手段45
をオン状態とすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等偏曲に従来例と同様の回
路構成とすることができるので、更に第1のスイッチ手
段44をオン状態とすることにより、第1のスイッチ手
段44及び第2の配線42を介して論理セル13の出力
端の論理状態を読出すことができる。即ち、従来例と同
様の動作で、従来例と同様の試験を行うことができる。
をオン状態とすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等偏曲に従来例と同様の回
路構成とすることができるので、更に第1のスイッチ手
段44をオン状態とすることにより、第1のスイッチ手
段44及び第2の配線42を介して論理セル13の出力
端の論理状態を読出すことができる。即ち、従来例と同
様の動作で、従来例と同様の試験を行うことができる。
また、第2のスイッチ手段45をオフ状態にすることに
より、第2のスイッチ手段45の出力側及び論理回路用
の配線15を介して所望の論理セル13の入力端に所望
の論理信号を供給し、かかる論理セル13の入力端を所
望の論理状態に設定することができ、その後、前述のよ
うに第1のスイッチ手段44をオン状態にすることによ
って、第1のスイッチ手段44及び第2の配線42を介
して論理セル13の出力端の論理状態を読出すことがで
きる。即ち、この場合には、従来例に比較して、容易に
論理回路の状態設定を行い、かかる論理回路の試験を行
うことができる。
より、第2のスイッチ手段45の出力側及び論理回路用
の配線15を介して所望の論理セル13の入力端に所望
の論理信号を供給し、かかる論理セル13の入力端を所
望の論理状態に設定することができ、その後、前述のよ
うに第1のスイッチ手段44をオン状態にすることによ
って、第1のスイッチ手段44及び第2の配線42を介
して論理セル13の出力端の論理状態を読出すことがで
きる。即ち、この場合には、従来例に比較して、容易に
論理回路の状態設定を行い、かかる論理回路の試験を行
うことができる。
[実施例コ
以下、第1図ないし第14図を参照して、本発明の各種
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。
1 (第1の発 の− )
(1)構成
第1図は本発明の第1実施例の要部を示す回路図であっ
て、12は半導体集積回路チップ本体、13は論理セル
、14は論理回路用の入出力バッファ、15は論理回路
用の配線である。なお、論理回路用の配線15は、後述
する試験回路用の配線と区別するため、特に破線で示し
ている。以下の図面においても、同様である。
て、12は半導体集積回路チップ本体、13は論理セル
、14は論理回路用の入出力バッファ、15は論理回路
用の配線である。なお、論理回路用の配線15は、後述
する試験回路用の配線と区別するため、特に破線で示し
ている。以下の図面においても、同様である。
本実施例の半導体集積回路装置は、試験信号用の入力バ
ッファ16、試験回路用の制御回路17、行選択カウン
タ18、行選択デコーダ19、行選択線20、nチャネ
ルMO3T−ランジスタ(以下、nMO8という)21
、列読出し・書込み線22、シフトレジスタ23、出力
データ用のバッファ24、nMO825、制御線26、
制御線選択回路27からなる試験回路を内蔵している。
ッファ16、試験回路用の制御回路17、行選択カウン
タ18、行選択デコーダ19、行選択線20、nチャネ
ルMO3T−ランジスタ(以下、nMO8という)21
、列読出し・書込み線22、シフトレジスタ23、出力
データ用のバッファ24、nMO825、制御線26、
制御線選択回路27からなる試験回路を内蔵している。
ここに、試験回路用の制御回路17は、行選択カウンタ
18に対するクロック信号、クリア信号、ロード信号、
ロードデータ信号、イネーブル信号の供給、シフトレジ
スタ23に対するクロック信号、入力データ信号の供給
、制御線制御回路27に対するクロック信号、制御!!
選択データ信号の供給を行い、試験回路全体の制御を行
うものである。なお、入力バッファ16にはクロック信
号、モード〈通常モード、試験モード〉選択信号、入力
データ信号等が供給される。
18に対するクロック信号、クリア信号、ロード信号、
ロードデータ信号、イネーブル信号の供給、シフトレジ
スタ23に対するクロック信号、入力データ信号の供給
、制御線制御回路27に対するクロック信号、制御!!
選択データ信号の供給を行い、試験回路全体の制御を行
うものである。なお、入力バッファ16にはクロック信
号、モード〈通常モード、試験モード〉選択信号、入力
データ信号等が供給される。
行選択カウンタ18及び行選択デコーダ19は7
行選択回路を構成するものであり、例えば、第2図に示
すように構成される。ここに、行選択カウンタ】8は、
クリア信号によってクリアした後、クロック信号をカウ
ントし、順次、アドレス信号Ao、AI 、A2を出力
するように構成される。
すように構成される。ここに、行選択カウンタ】8は、
クリア信号によってクリアした後、クロック信号をカウ
ントし、順次、アドレス信号Ao、AI 、A2を出力
するように構成される。
また、ロード信号を入力し、初期値設定可能状態にした
後、ロードデータ信号Do、D1、D2を入力する場合
には、特定のアドレスを選択できるようにも槽底される
。また、行選択デコーダ1つは、ナンド回路列28及び
インバータ列29から構成され、行選択カウンタ18か
ら供給されるアドレス信号Ao、A、、A2をデコード
して、行選択線20の選択を行うことができるように構
成される。この列選択デコーダ1つは、イネーブル機能
を持ち、通常モードの場合は、行選択線20をすべて選
択しないようにも構成される。
後、ロードデータ信号Do、D1、D2を入力する場合
には、特定のアドレスを選択できるようにも槽底される
。また、行選択デコーダ1つは、ナンド回路列28及び
インバータ列29から構成され、行選択カウンタ18か
ら供給されるアドレス信号Ao、A、、A2をデコード
して、行選択線20の選択を行うことができるように構
成される。この列選択デコーダ1つは、イネーブル機能
を持ち、通常モードの場合は、行選択線20をすべて選
択しないようにも構成される。
シフトレジスタ23及び制御線選択回路27は、例えば
第3図に示すように構成される。ここに、シフトレジス
タ23は、セレクタ30.Dフリップフロップ31、ス
リースティトバッファ32を18 設け、列読出し・書込み線22を介して行う論理セル1
3の出力の読出しく論理セル13の出力端の論理状態の
読出し)及び列読出し、書込み線22を介して行う論理
セル13に対する入力データの供給(論理セル13の入
力端の論理状態の設定〉を行うことができるように構成
されている。
第3図に示すように構成される。ここに、シフトレジス
タ23は、セレクタ30.Dフリップフロップ31、ス
リースティトバッファ32を18 設け、列読出し・書込み線22を介して行う論理セル1
3の出力の読出しく論理セル13の出力端の論理状態の
読出し)及び列読出し、書込み線22を介して行う論理
セル13に対する入力データの供給(論理セル13の入
力端の論理状態の設定〉を行うことができるように構成
されている。
なお、セレクタ30は列書込み・読出し線23を介して
読出した論理セル13の出力をDフリップフロップ31
のD入力端子に供給するか、試験回路の制御回路17を
介して供給される入力データをDフリップフロップ31
のD入力端子に供給するか、を選択するものであり、制
御線選択回路27によって制御される。また、スリース
ティトバッファ32は入力データの書込み時はオン状態
、論理セル13の出力の読出し時はオフ状態とされるも
のであって、このスリースティトバッファ32も制御線
選択回路27によって制御される。
読出した論理セル13の出力をDフリップフロップ31
のD入力端子に供給するか、試験回路の制御回路17を
介して供給される入力データをDフリップフロップ31
のD入力端子に供給するか、を選択するものであり、制
御線選択回路27によって制御される。また、スリース
ティトバッファ32は入力データの書込み時はオン状態
、論理セル13の出力の読出し時はオフ状態とされるも
のであって、このスリースティトバッファ32も制御線
選択回路27によって制御される。
ここに、制御線選択回路27は、試験回路の制御回1i
’817から供給される制御線選択信号に基づいて、シ
フトレジスタ23を制御するとともに、制御線26の選
択を通してnMO825のオン、オフ制御を行うもので
あって、Dフリップフロップ33を縦列接続してなるシ
フトレジスタがら構成されており、各フリップフロップ
33のQ出力端子をセレクタ30の制御端子、スリース
ティトバッファ32の制御端子及び制御線26に接続し
ている。
’817から供給される制御線選択信号に基づいて、シ
フトレジスタ23を制御するとともに、制御線26の選
択を通してnMO825のオン、オフ制御を行うもので
あって、Dフリップフロップ33を縦列接続してなるシ
フトレジスタがら構成されており、各フリップフロップ
33のQ出力端子をセレクタ30の制御端子、スリース
ティトバッファ32の制御端子及び制御線26に接続し
ている。
また、このシフトレジスタ23の代わりに、第4図に示
すようなデータ圧縮回#I34と組み合わせたシフトレ
ジスタ35を使用することもできる。
すようなデータ圧縮回#I34と組み合わせたシフトレ
ジスタ35を使用することもできる。
なお、第4図において、36は圧縮回路用の排他的論理
和回路、37は同じくDフリップフロップである。
和回路、37は同じくDフリップフロップである。
(2)動作
この第1実施例の半導体集積回路装置においては、■従
来例と同様の試験及び■所望の論理セルに所望のデータ
を供給した上での試験の両者を行うことができる。以下
、これらにつき項を分けて説明する。
来例と同様の試験及び■所望の論理セルに所望のデータ
を供給した上での試験の両者を行うことができる。以下
、これらにつき項を分けて説明する。
■従来例と同様の試験を行う場合
この場合には、まず、nMO325をすべてオン状態と
する。このようにすると、試験回路中、論理セルアレイ
の部分は、等偏曲に第18図従来例と同一の回路構成と
なる。したがって、次に、論理回路用の入出力バッファ
14を介して所定のテストパターン信号を入力するとと
もに、行選択線20を順次、選択して、各行のnMO3
21を順次、オン状態とすることにより、論理セル13
の出力端の論理状態を各行ごとに、シフトレジスタ23
及び出力バッファ24を介して読出すことができる。
する。このようにすると、試験回路中、論理セルアレイ
の部分は、等偏曲に第18図従来例と同一の回路構成と
なる。したがって、次に、論理回路用の入出力バッファ
14を介して所定のテストパターン信号を入力するとと
もに、行選択線20を順次、選択して、各行のnMO3
21を順次、オン状態とすることにより、論理セル13
の出力端の論理状態を各行ごとに、シフトレジスタ23
及び出力バッファ24を介して読出すことができる。
■所望の論理セルに所望のデータを供給して試験を行う
場合 この場合につき、第5図、第6図、第7図を参照して説
明する。
場合 この場合につき、第5図、第6図、第7図を参照して説
明する。
第5図例において、論理セル13aの後段に接続されて
いる論理セル(特に図示せず)に所望のデータ(論理信
号)を供給する場合には、まず、各論理セル13a、1
3b・・・の出力が確定し−2ま た状態で、制御線26aをローレベル”r−”(以下、
単に′L′′という)にしてnMO325aをオフ状態
にし、論理セル13aの出力端13 a outと論理
回路用の配線15aとを電気的に切断する。
いる論理セル(特に図示せず)に所望のデータ(論理信
号)を供給する場合には、まず、各論理セル13a、1
3b・・・の出力が確定し−2ま た状態で、制御線26aをローレベル”r−”(以下、
単に′L′′という)にしてnMO325aをオフ状態
にし、論理セル13aの出力端13 a outと論理
回路用の配線15aとを電気的に切断する。
次に、行選択線20aをハイレベル”H”(以下、単に
′H″という)にし、nMO321aをオン状態とする
とともに、列読出し・書込み線22aを出力状態から入
力状態に切り換える。次に、列読出し・書込み線22a
、nMO321a及び論理回路用の配線15aを介して
論理セル13の後段に接続されている論理セルの入力端
に所望のデータを供給する。次に、選択線20aを非選
択にしてnMO321aをオフ状態にする。この場合、
論理回路用の配線15aは電流経路を失う一方、配線1
5aには寄生容量CI5aがあるため、供給されたデー
タは、ある一定時間(その論理セルを試験するためには
充分な時間)は保持される。このようにして、論理セル
13の後段に接続されている論理セルの入力端を所望の
論理状態に設定することができる。
′H″という)にし、nMO321aをオン状態とする
とともに、列読出し・書込み線22aを出力状態から入
力状態に切り換える。次に、列読出し・書込み線22a
、nMO321a及び論理回路用の配線15aを介して
論理セル13の後段に接続されている論理セルの入力端
に所望のデータを供給する。次に、選択線20aを非選
択にしてnMO321aをオフ状態にする。この場合、
論理回路用の配線15aは電流経路を失う一方、配線1
5aには寄生容量CI5aがあるため、供給されたデー
タは、ある一定時間(その論理セルを試験するためには
充分な時間)は保持される。このようにして、論理セル
13の後段に接続されている論理セルの入力端を所望の
論理状態に設定することができる。
2
以下、同様にして他の論理セル]、 3 b、13c、
13d・・・についても、それぞれその後段に接続され
ている論理セルの入力端に所望のデータを供給し、かか
る入力端を所望の論理状態に設定することができる。し
たがって、その後、読出し動作を行うことによって、論
理回路の試験を行うことができる。
13d・・・についても、それぞれその後段に接続され
ている論理セルの入力端に所望のデータを供給し、かか
る入力端を所望の論理状態に設定することができる。し
たがって、その後、読出し動作を行うことによって、論
理回路の試験を行うことができる。
なお、第6図はアダー回路を示す回路図であり、このア
ダー回路はNAND回路13□〜139によって構成さ
れている。第7図はこのアダー回路に第1実施例を適用
した場合の要部を示す回路図である。なお、C15は論
理回路用の配線15の寄生容量である。
ダー回路はNAND回路13□〜139によって構成さ
れている。第7図はこのアダー回路に第1実施例を適用
した場合の要部を示す回路図である。なお、C15は論
理回路用の配線15の寄生容量である。
かかる場合において、例えば、論理セル134に注目し
て、この論理セル134の一方及び他方の入力端を所望
の論理状態に設定する場合には、論理セル133と13
2の出力をカットして、それぞれデータを供給すれば良
い。
て、この論理セル134の一方及び他方の入力端を所望
の論理状態に設定する場合には、論理セル133と13
2の出力をカットして、それぞれデータを供給すれば良
い。
(3)効果
以上のように、第1実施例によれば、所望の論理セル1
3の入力端を容易に所望の論理状態に設定することがで
きるので、論理検証、故障検出・解析等の容易化を図る
ことができる。
3の入力端を容易に所望の論理状態に設定することがで
きるので、論理検証、故障検出・解析等の容易化を図る
ことができる。
第2 例(2の の−例)
第8図は本発明の第2実施例の要部を示す回路図であっ
て、この第2実施例は、nMO325を論理セル13の
内部に作り込み、即ち、nMO825を論理セル13の
回路部13Xの出力端と論理セル13の出力端13ou
Tとの間に作り込み、その他については、第1実施例と
同様に構成したものである。この場合、このnMO82
5は論理セル13の出力端13OUTを非フローティン
グ状態又はフローティング状態に切り換える手段として
機能する。
て、この第2実施例は、nMO325を論理セル13の
内部に作り込み、即ち、nMO825を論理セル13の
回路部13Xの出力端と論理セル13の出力端13ou
Tとの間に作り込み、その他については、第1実施例と
同様に構成したものである。この場合、このnMO82
5は論理セル13の出力端13OUTを非フローティン
グ状態又はフローティング状態に切り換える手段として
機能する。
なお、論理セル13の出力端13outを非フローティ
ング状態又はフローティング状態に切り換える手段とし
ては、第9図Aに示すように、論理セル13の回路部1
3Xの出力端と論理セル13の出力端13outとの間
にアナログスイッチ38を作り込む方法や、例えば、論
理セル13がNAND回路の場合、第9図Bに示すよう
に、本来のNAND回路に9MO339及びnMO34
0を追加する方法がある。
ング状態又はフローティング状態に切り換える手段とし
ては、第9図Aに示すように、論理セル13の回路部1
3Xの出力端と論理セル13の出力端13outとの間
にアナログスイッチ38を作り込む方法や、例えば、論
理セル13がNAND回路の場合、第9図Bに示すよう
に、本来のNAND回路に9MO339及びnMO34
0を追加する方法がある。
かかる第2実施例においても、第1実施例と同様の効果
を得ることができる。
を得ることができる。
第3 3の の− 〉
第10図は本発明の第3実施例の要部を示す回路図であ
る。
る。
この第3実施例においては、論理セル13の各行ごとに
行選択線20及び制御線41が設けられるとともに、各
列ごとに列続出し線42及び制御線43が設けられる。
行選択線20及び制御線41が設けられるとともに、各
列ごとに列続出し線42及び制御線43が設けられる。
また、論理セル13の出力端ごとにn M OS 44
.45.46、アンド回路47及びインバータ48が設
けられ、第10図に示すように接続される。
.45.46、アンド回路47及びインバータ48が設
けられ、第10図に示すように接続される。
かかる第3実施例においては、制御線41及び5
43がともに’ H”のとき、nMO345をオフ状態
、ノードaを“H”にし、このH′°を後段の論理セル
13に供給することができる。
、ノードaを“H”にし、このH′°を後段の論理セル
13に供給することができる。
ここに、第11図は制御線41の論理状態と、制御線4
3の論理状態と、ノードaの論理状態との関係を示す図
である。なお、制御線41と43の交差点の右上が対応
するノードaの論理状態を示している。なお、この第1
1図において、「R」は書込みをしない状態であって、
論理セル13の出力がノードaに与えられている状態を
意味する。
3の論理状態と、ノードaの論理状態との関係を示す図
である。なお、制御線41と43の交差点の右上が対応
するノードaの論理状態を示している。なお、この第1
1図において、「R」は書込みをしない状態であって、
論理セル13の出力がノードaに与えられている状態を
意味する。
また、黒マルはその交差部分のノードaが“H“である
ことを意味している。
ことを意味している。
このように、この第3実施例においては、各ノードaに
つき“′H″を設定することができる。なお、” L
”のみを設定するように構成することもできる。即ち、
制御線をこのように2本設ける方法においては、ノード
aに対しては” H”又は°゛L ”のいずれにしか設
定することができない。
つき“′H″を設定することができる。なお、” L
”のみを設定するように構成することもできる。即ち、
制御線をこのように2本設ける方法においては、ノード
aに対しては” H”又は°゛L ”のいずれにしか設
定することができない。
6
第4実施例(第3の発明の他の実 例)第12図は本発
明の第4実施例の要部を示す回路図である。
明の第4実施例の要部を示す回路図である。
この第4実施例においては、論理セル13の各行ごとに
行選択線20及び制御線41が設けられるとともに、各
列ごとに列読出し線42及び制御線43.4つが設けら
れる。また、論理セル13の出力端ごとにnMO344
,45,46、アンド回路47及びインバータ48が設
けられ、第12図に示すように接続される。
行選択線20及び制御線41が設けられるとともに、各
列ごとに列読出し線42及び制御線43.4つが設けら
れる。また、論理セル13の出力端ごとにnMO344
,45,46、アンド回路47及びインバータ48が設
けられ、第12図に示すように接続される。
ここに、第13図は制御線49をL°′にした場合にお
ける制御線41の論理状態と、制御線43の論理状態と
、ノードaの論理状態との関係を示す図である。また、
第14図は制御線41の論理状態と、制御線43の論理
状態と、制御線49の論理状態と、ノードaの論理状態
との関係を示す図である。なお、これら第13図及び第
14図において、r RJは書込みをしない状態であっ
て、論理セル13の出力がノードaに与えられている状
態を意味する。また、黒マルはその交差部分のノードa
が°“H”であることを意味している。
ける制御線41の論理状態と、制御線43の論理状態と
、ノードaの論理状態との関係を示す図である。また、
第14図は制御線41の論理状態と、制御線43の論理
状態と、制御線49の論理状態と、ノードaの論理状態
との関係を示す図である。なお、これら第13図及び第
14図において、r RJは書込みをしない状態であっ
て、論理セル13の出力がノードaに与えられている状
態を意味する。また、黒マルはその交差部分のノードa
が°“H”であることを意味している。
かかる第4実施例においては、各ノードaにつき” H
”又はL″のいずれも設定することができる。
”又はL″のいずれも設定することができる。
その他
本発明は、基本セルが規則的に配列されているゲートア
レイに適しているが、スタンダードセル方式の半導体集
積回路装置にも適用できることは言うまでもない。ゲー
トアレイとしては、例えば、特開昭54−93375号
公報に記載されている配線チャネルを有するゲートアレ
イ(第15図参照)のほか、特開昭63−306639
号公報に記載されているようなチャネル・レス型のゲー
トアレイにも適用できる。なお、第15図において、5
0はゲートアレイ・チップ本体、51は基本セル、52
は基本セル列、53はI10セル、54はパッドである
。また、第16図及び第17図はそれぞれ基本セル51
の回路図及び平面図であり、第16図において、55及
び56は9MO3)ランジスタ、57及び58はn M
OS I〜ランジスタである。また、第17図におい
て、59.60及び61はp+拡散層、62.63及び
64はn+拡散層、65及び66はゲート電極である。
レイに適しているが、スタンダードセル方式の半導体集
積回路装置にも適用できることは言うまでもない。ゲー
トアレイとしては、例えば、特開昭54−93375号
公報に記載されている配線チャネルを有するゲートアレ
イ(第15図参照)のほか、特開昭63−306639
号公報に記載されているようなチャネル・レス型のゲー
トアレイにも適用できる。なお、第15図において、5
0はゲートアレイ・チップ本体、51は基本セル、52
は基本セル列、53はI10セル、54はパッドである
。また、第16図及び第17図はそれぞれ基本セル51
の回路図及び平面図であり、第16図において、55及
び56は9MO3)ランジスタ、57及び58はn M
OS I〜ランジスタである。また、第17図におい
て、59.60及び61はp+拡散層、62.63及び
64はn+拡散層、65及び66はゲート電極である。
[発明の効果]
以上のように、本発明によれば、即ち、第1の発明ない
し第3の発明のいずれによっても、所望の論理セルの入
力端子を容易に所望の論理状態に設定し、即ち、論理回
路の状態設定を容易に行い、論理検証、故障検出・解析
等の容易化を図ることができる。
し第3の発明のいずれによっても、所望の論理セルの入
力端子を容易に所望の論理状態に設定し、即ち、論理回
路の状態設定を容易に行い、論理検証、故障検出・解析
等の容易化を図ることができる。
第1図は本発明の第1実施例(第1の発明の一実施例〉
の要部を示す回路図、 第2図は行選択カウンタ及び行選択デコーダの一例を示
す回路図、 第3図はシフトレジスタ及び制御線選択回路の一例を示
す回路図、 2つ 第4図はシフトレジスタの他の例を示す回路図、第5図
は本発明の第1実施例の動作を説明するための回路図、 第6図はアダー回路を示す回路図、 第7図は第6図例のアダー回路に第1実施例を適用した
場合の要部を示す回路図、 第8図は本発明の第2実施例(第2の発明の一実施例)
の要部を示す回路図、 第9図は論理セルの出力端を非フローティング状態又は
フローティング状態に切り換える手段を示す回路図、 第10図は本発明の第3実施例(第3の発明の一実施例
)の要部を示す回路図、 第11図は本発明の第3実施例の動作を説明するための
図、 第12図は本発明の第4実施例〈第3の発明の他の実施
例〉の要部を示す回路図1、 第13図は本発明の第4実施例の動作を説明するための
図、 第14図は本発明の第4実施例の動作を説明する0 ための図、 第15図は本発明を適用することができるグー1〜アレ
イの一例を示す平面図、 第16図は第15図例のゲートアレイを構成する基本セ
ルを示す回路図、 第17図は第15図例のゲートアレイを構成する基本セ
ルを示す平面図、 第18図は従来の半導体集積回路装置の要部を示す回路
図である。 13・・・論理セル 20・・・行選択線 22・・・列読出し・書込み線 1 へ (\ ・降 昧 50 一−−−−−−−ロロロ ←52 基本セル列 基本セルを示す回路図 第16図 本発明を適用することかできる ケートアレイの一例を示す平面図 第15図 5 7 第15図例のゲートアレイを構成する 基本セルを示す平面図 第17図
の要部を示す回路図、 第2図は行選択カウンタ及び行選択デコーダの一例を示
す回路図、 第3図はシフトレジスタ及び制御線選択回路の一例を示
す回路図、 2つ 第4図はシフトレジスタの他の例を示す回路図、第5図
は本発明の第1実施例の動作を説明するための回路図、 第6図はアダー回路を示す回路図、 第7図は第6図例のアダー回路に第1実施例を適用した
場合の要部を示す回路図、 第8図は本発明の第2実施例(第2の発明の一実施例)
の要部を示す回路図、 第9図は論理セルの出力端を非フローティング状態又は
フローティング状態に切り換える手段を示す回路図、 第10図は本発明の第3実施例(第3の発明の一実施例
)の要部を示す回路図、 第11図は本発明の第3実施例の動作を説明するための
図、 第12図は本発明の第4実施例〈第3の発明の他の実施
例〉の要部を示す回路図1、 第13図は本発明の第4実施例の動作を説明するための
図、 第14図は本発明の第4実施例の動作を説明する0 ための図、 第15図は本発明を適用することができるグー1〜アレ
イの一例を示す平面図、 第16図は第15図例のゲートアレイを構成する基本セ
ルを示す回路図、 第17図は第15図例のゲートアレイを構成する基本セ
ルを示す平面図、 第18図は従来の半導体集積回路装置の要部を示す回路
図である。 13・・・論理セル 20・・・行選択線 22・・・列読出し・書込み線 1 へ (\ ・降 昧 50 一−−−−−−−ロロロ ←52 基本セル列 基本セルを示す回路図 第16図 本発明を適用することかできる ケートアレイの一例を示す平面図 第15図 5 7 第15図例のゲートアレイを構成する 基本セルを示す平面図 第17図
Claims (3)
- (1)論理セルアレイを設け、該論理セルアレイを構成
する論理セルを論理回路用の配線で接続することにより
、一定の論理回路を形成してなる半導体集積回路装置で
あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
けられた試験用の第1の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿つて設けられた試験用の第2
の配線と、前記論理回路用の配線を介して接続されるべ
き前段の論理セルと後段の論理セルとの間に接続された
第1のスイッチ手段と、 該第1のスイッチ手段と前記第2の配線との間に接続さ
れ、前記第1の配線を介して、そのオン・オフが制御さ
れる第2のスイッチ手段とを 具備してなることを特徴とする半導体集積回路装置。 - (2)論理セルアレイを設け、該論理セルアレイを構成
する論理セルを論理回路用の配線で接続することにより
、一定の論理回路を形成してなる半導体集積回路装置で
あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
けられた試験用の第1の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿つて設けられた試験用の第2
の配線と、 前記論理セルの出力側と前記第2の配線との間に接続さ
れ、前記第1の配線を介して、そのオン・オフが制御さ
れるスイッチ手段と、 前記論理セルの出力端を非フローティング状態又はフロ
ーティング状態に切換える論理セル出力端状態切換え手
段とを 具備してなることを特徴とする半導体集積回路装置。 - (3)論理セルアレイを設け、該論理セルアレイを構成
する論理セルを論理回路用の配線で接続することにより
、一定の論理回路を形成してなる半導体集積回路装置で
あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿つて設
けられた試験用の第1の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿って設けられた試験用の第2
の配線と、前記論理セルの出力側と前記第2の配線との
間に接続され、前記第1の配線を介して、そのオン・オ
フが制御される第1のスイッチ手段と、前記論理回路用
の配線を介して接続されるべき前段の論理セルと後段の
論理セルとの間に接続された第2のスイッチ手段とを 具備してなることを特徴とする半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1266662A JP2612618B2 (ja) | 1989-10-13 | 1989-10-13 | 半導体集積回路装置 |
DE69026899T DE69026899T2 (de) | 1989-10-13 | 1990-10-10 | Integriertes Halbleiterschaltungsgerät mit Prüfschaltung |
EP90311092A EP0422912B1 (en) | 1989-10-13 | 1990-10-10 | Semiconductor integrated circuit device having test circuit |
KR1019900016232A KR940004207B1 (ko) | 1989-10-13 | 1990-10-13 | 검사회로를 갖는 반도체 집적회로 장치 |
US07/978,067 US5369646A (en) | 1989-10-13 | 1992-11-18 | Semiconductor integrated circuit device having test circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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JP2612618B2 JP2612618B2 (ja) | 1997-05-21 |
Family
ID=17433945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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EP (1) | EP0422912B1 (ja) |
JP (1) | JP2612618B2 (ja) |
KR (1) | KR940004207B1 (ja) |
DE (1) | DE69026899T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100394858B1 (ko) * | 2000-12-27 | 2003-08-19 | 현대자동차주식회사 | 캠축 구동용 체인 가이드 |
KR100440027B1 (ko) * | 2002-02-28 | 2004-07-14 | 현대자동차주식회사 | 장력 감쇠를 위한 체인 가이드의 구조 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06150024A (ja) * | 1992-11-10 | 1994-05-31 | Nec Corp | マイクロコンピュータ |
US5539331A (en) * | 1993-05-10 | 1996-07-23 | Kabushiki Kaisha Toshiba | Field programmable gate array having transmission gates and semiconductor integrated circuit for programming connection of wires |
DE69326248T2 (de) * | 1993-11-30 | 2000-02-24 | Stmicroelectronics S.R.L., Agrate Brianza | Schaltungsarchitektur und Verfahren zur Prüfung einer programmierbaren Logikmatrix |
US5539349A (en) * | 1994-03-24 | 1996-07-23 | Hitachi Microsystems, Inc. | Method and apparatus for post-fabrication ascertaining and providing programmable precision timing for sense amplifiers and other circuits |
GB9417297D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Method and apparatus for testing an integrated circuit device |
JP3607760B2 (ja) * | 1995-10-13 | 2005-01-05 | 富士通株式会社 | 半導体集積回路装置 |
US5867507A (en) * | 1995-12-12 | 1999-02-02 | International Business Machines Corporation | Testable programmable gate array and associated LSSD/deterministic test methodology |
US5870408A (en) * | 1996-04-30 | 1999-02-09 | Sun Microsystems, Inc. | Method and apparatus for on die testing |
US5991898A (en) | 1997-03-10 | 1999-11-23 | Mentor Graphics Corporation | Arithmetic built-in self test of multiple scan-based integrated circuits |
GB2348753B (en) * | 1999-03-27 | 2003-07-23 | Evan Arkas | Pulse clock/signal delay apparatus & method |
RU2500053C2 (ru) * | 2009-06-09 | 2013-11-27 | Шарп Кабусики Кайся | Электронное устройство |
JP2011149775A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路及びコアテスト回路 |
US9500700B1 (en) * | 2013-11-15 | 2016-11-22 | Xilinx, Inc. | Circuits for and methods of testing the operation of an input/output port |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6142934A (ja) * | 1984-08-07 | 1986-03-01 | Fujitsu Ltd | 試験回路を有する半導体集積回路 |
JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムlsi |
JPS63293944A (ja) * | 1987-05-27 | 1988-11-30 | Nec Corp | 論理回路代替方式 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
US4730320A (en) * | 1985-02-07 | 1988-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
EP0197363B1 (de) * | 1985-03-26 | 1990-05-30 | Siemens Aktiengesellschaft | Verfahren zum Betreiben eines Halbleiterspeichers mit integrierter Paralleltestmöglichkeit und Auswerteschaltung zur Durchführung des Verfahrens |
JPS61294695A (ja) * | 1985-06-20 | 1986-12-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US4739250A (en) * | 1985-11-20 | 1988-04-19 | Fujitsu Limited | Semiconductor integrated circuit device with test circuit |
US4857774A (en) * | 1986-09-19 | 1989-08-15 | Actel Corporation | Testing apparatus and diagnostic method for use with programmable interconnect architecture |
US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
-
1989
- 1989-10-13 JP JP1266662A patent/JP2612618B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-10 EP EP90311092A patent/EP0422912B1/en not_active Expired - Lifetime
- 1990-10-10 DE DE69026899T patent/DE69026899T2/de not_active Expired - Fee Related
- 1990-10-13 KR KR1019900016232A patent/KR940004207B1/ko not_active IP Right Cessation
-
1992
- 1992-11-18 US US07/978,067 patent/US5369646A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6142934A (ja) * | 1984-08-07 | 1986-03-01 | Fujitsu Ltd | 試験回路を有する半導体集積回路 |
JPS61272668A (ja) * | 1985-05-29 | 1986-12-02 | Toshiba Corp | システムlsi |
JPS63293944A (ja) * | 1987-05-27 | 1988-11-30 | Nec Corp | 論理回路代替方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100394858B1 (ko) * | 2000-12-27 | 2003-08-19 | 현대자동차주식회사 | 캠축 구동용 체인 가이드 |
KR100440027B1 (ko) * | 2002-02-28 | 2004-07-14 | 현대자동차주식회사 | 장력 감쇠를 위한 체인 가이드의 구조 |
Also Published As
Publication number | Publication date |
---|---|
JP2612618B2 (ja) | 1997-05-21 |
EP0422912A3 (en) | 1992-05-27 |
EP0422912A2 (en) | 1991-04-17 |
US5369646A (en) | 1994-11-29 |
KR940004207B1 (ko) | 1994-05-17 |
EP0422912B1 (en) | 1996-05-08 |
DE69026899D1 (de) | 1996-06-13 |
KR910008424A (ko) | 1991-05-31 |
DE69026899T2 (de) | 1996-09-12 |
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