JPH03127853A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03127853A
JPH03127853A JP1266662A JP26666289A JPH03127853A JP H03127853 A JPH03127853 A JP H03127853A JP 1266662 A JP1266662 A JP 1266662A JP 26666289 A JP26666289 A JP 26666289A JP H03127853 A JPH03127853 A JP H03127853A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目ン欠］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 第１の発明 第２の発明 第３の発明 作用 第１の発明の作用 第２の発明の作用 第３の発明の作用 実施例 第１実施例（第１の発明の一実施例） 第２実施例（第２の発明の一実施例） 第３実施例（第３の発明の一実施例〉 第４実施例（第３の発明の他の実施例）その他 発明の効果 ［概要コ 論理セルアレイを設け、この論理セルアレイを構成する
論理セルを論理回路用の配線で接続することにより、一
定の論理回路を形成してなる半導体集積回路装置に関し
、 容易に、所望の論理セルの入力端を所望の論理状態に設
定し、論理検証、故障検出・解析等の容易化を図ること
を目的とし、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
けられた試験用の第１の配線と、前記論理セルアレイの
列方向に並ぶ論理セルに沿って設けられた試験用の第２
の配線と、前記論理回路形成用配線を介して接続される
べき前段の論理セルと後段の論理セルとの間に接続され
た第１のスイッチ手段と、該第１のスイッチ手段と前記
第２の配線との間に接続され、前記第１の配線を介して
、そのオン・オフが制御される第２のスイッチ手段とを
具備させて構成する。
［産業上の利用分野］ 本発明は論理セルアレイを設け、この論理セルアレイを
構成する論理セルを論理回路用の配線で接続することに
より、一定の論理回路を形成してなる半導体集積回路装
置に関する。
近年、論理ＬＳＩにおいては、半導体製造技術の進歩に
伴い、１チツプ内に搭載できる論理セルの数が飛躍的に
増大し、数百〜数十万個の論理セルを搭載するものが見
られるようになってきた。
しかしながら、他方において、用意すべきテストパター
ンが増大し、かかるテストパターンの作成に膨大な時間
がかかり、論理検証を容易に行うことが困難になってき
ている。このため、論理検証を容易に行うことができる
試験回路を内蔵した半導体集積回路装置の開発が急がれ
ている。
［従来の技術］ 従来、かかる試験回路を内蔵した半導体集積回路装置と
して第１８図にその要部を示すようなものが提案されて
いる（特開昭６１−４２９３４号公報参照）。
図中、１は半導体集積回路チップ本体、２は論理セルで
あって、この半導体集積回路装置は、行選択線３、列読
出し線４、スイッチ素子５、行選択リングカウンタ６、
列選択リングカウンタ７、データセレクタ８、行選択ク
ロック入力端子９、列選択クロック入力端子１０及びモ
ニター出力端子１１からなる試験回路を内蔵している。
なお、論理セル２の相互間の配線はユーザーからのオー
ダーにより行われる。かかる論理回路用の配線はこの第
１８図においては示されていない。
かかる半導体集積回路装置は、論理セル２の出力端をス
イッチ素子５を介して列読出し線４に接続し、行選択リ
ングカウンタ６による行選択線３の選択と、列選択リン
グカウンタ７による列読出し線４の選択とを通して論理
セル２を１個ずつ選択し、選択した論理セル２の出力端
の論理状態をデータセレクタ８を介してモニター出力端
子１１に出力させ、その結果により、故障等を判断しよ
うとするものである。
かかる試験手法は、ＭＰ法（Ｍａｔｒｉｘ　Ｐｒｏｖｉ
ｎｇ法）と呼ばれているが、この試験手法によれば、論
理回路の試験を論理セル単位で行うことができるので、
いわゆるスキャン・フリップフロップを利用したスキャ
ンパス法等に比較して、回路設計が容易であり、かつ、
観測性の高い試験を行うことができるという利点を有し
ている。
［発明が解決しようとする課題］ しかしながら、かかるＭＰ法を採用する第１８図従来例
の半導体集積回路装置は、論理セル単位で試験を行うこ
とができるといっても、テストパターン信号の入力は論
理回路用の信号入力端子を介して行わなければならず、
各論理セルの入力端を所望の論理状態にすることは、必
ずしも容易でない。もし、所望の論理セルの入力端を容
易に所望の論理状態に設定することができれば、より簡
単に、論理回路の論理検証、故障検出・解析等を行うこ
とが可能となる。
本発明は、かかる点に鑑み、容易に、所望の論理セルの
入力端を所望の論理状態に設定し、論理検証、故障検出
・解析等の容易化を図ることができるようにした試験回
路を内蔵した半導体集積回路装置を提供することを目的
とする。
［課題を解決するための手段］ 本発明は以下の第１ないし第３の発明を含み、これら第
１ないし第３の発明のいずれによっても上記目的は達成
される。
なお、本発明において、論理セルとは、ＮＯＴ回路、Ａ
ＮＤ回路、ＯＲ回路、複合ゲート回路、アダー回路、デ
コード回路、ラッチ回路、フリップフロップ、シフトレ
ジスタ、カウンタ等、それ自体一定の機能を有し、およ
そ論理ＬＳＩを構成するに必要とされる種々の単位回路
を含む概念である。
第１ｍ児 第１の発明は、その構成要素を実施例図面第１図に対応
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル１３を論理回路用の配線１
５で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル１３に沿って設けられた試験用の第１
の配線２０と、論理セルアレイの列方向に並ぶ論理セル
１３に沿って設けられた試験用の第２の配線２２と、論
理回路用の配線１５を介して接続されるべき前段の論理
セル１３と後段の論理セル１３との間に接続された第１
のスイッチ手段２５と、これら第１のスイッチ手段２５
と第２の配線２２との間に接続され、第１の配線２０を
介して、そのオン・オフが制御される第２のスイッチ手
段２１とを具備してなることを特徴とするものである。
策１！す１匙 第２の発明は、その構成要素を実施例図面第８図に対応
させて説明すると、論理セルアレイを設け、この論理セ
ルアレイを構成する論理セル１３を論理回路用の配線１
５で接続することにより、一定の論理回路を形成してな
る半導体集積回路装置であって、論理セルアレイの行方
向に並ぶ論理セル１３に沿って設けられた試験用の第１
の配線２０と、論理セルアレイの列方向に並ぶ論理セル
１３に沿って設けられた試験用の第２の配線２２０ と、論理セル１３の出力側と第２の配線２２との間に接
続され、第１の配線２０を介して、そのオン・オフが制
御されるスイッチ手段２１と、論理セル１３の出力端１
３ＯＵＴを非フローティング状態又はフローティング状
態に切換える論理セル出力端状態切換え手段２５とを具
備してなることを特徴とするものである。
第３の発明 第３の発明は、その構成要素を実施例図面第１０図及び
第１２図に対応させて説明すると、論理セルアレイを設
け、この論理セルアレイを構成する論理セル１３を論理
回路用の配線１５で接続することにより、一定の論理回
路を形成してなる半導体集積回路装置であって、論理セ
ルアレイの行方向に並ぶ論理セル１３に沿って設けられ
た試験用の第１の配線２０と、論理セルアレイの列方向
に並ぶ論理セル１３に沿って設けられた試験用の第２の
配線４２と、論理セル１３の出力側と第２の配線４２と
の間に接続され、第１の配線２０を介して、そのオン・
オフが制御される第１のスイッチ手段４４と、論理回路
用の配線１５を介して接続されるべき前段の論理セル］
３と後段の論理セル１３との間に接続された第２のスイ
ッチ手段４５とを具備してなることを特徴とするもので
ある。
［作用］ 第１ないし第３の発明の作用は、以下の通りである。
箋１！１４吸力」Ｕ里 かかる第１の発明においては、第１のスイッチ手段２５
をオン状態にすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等価的に従来例と同一の回
路構成とすることができるので、更に第２のスイッチ手
段２１をオン状態とすることにより、第１のスイッチ手
段２５、第２のスイッチ手段２１及び第２の配線２２を
介して論理セル１３の出力端の論理状態を読出すことが
できる。即ち、従来例と同様の動作で、従来例と同様に
試験を行うことができる。
また、第１のスイッチ手段２５をオフ状態にし、第２の
スイッチ手段２１をオン状態にすることにより、第２の
配線２２、第２のスイッチ手段２１及び論理回路用の配
線１５を介して所望の論理セル１３の入力端に所望の論
理信号を供給し、かかる論理セル１３の入力端を所望の
論理状態に設定することができ、その後、前述のように
、第１及び第２のスイッチ手段２５及び２１をオン状態
にすることによって、第１のスイッチ手段２５、第２の
スイッチ手段２１及び第２の配線２２を介して論理セル
１３の出力端の論理状態を読出すことができる。即ち、
この場合には、従来例に比較して、容易に論理回路の状
態設定を行い、かかる論理回路の試験を行うことができ
る。
策２□（をＦバり生 かかる第２の発明においては、論理セル１３の出力端１
３ＯＵＴを非フローティング状態にすることによって、
内蔵させている試験回路中、論理セ３ ルアレイの部分を等価的に従来例と同一の回路構成とす
ることができるので、更に、スイッチ手段２１をオン状
態にすることにより、スイッチ手段２１及び第２の配線
２２を介して論理セル１３の出力端１３ＯＵＴの論理状
態を読出すことができる。
即ち、従来例と同様の動作で、従来例と同様に試験を行
うことができる。
また、論理セル１３の出力端１．３ＯＵＴをフローティ
ング状態にし、スイッチ手段２１をオン状態とすること
によって、第２の配線２２、スイッチ手段２１及び論理
回路用の配線１５を介して所望の論理セル１３の入力端
に所望の論理信号を供給し、かかる論理セル１３の入力
端を所望の論理状態に設定することができ、その後、前
述のように、論理セル１３の出力端１３ｏｕｔを非フロ
ーティング状態にし、更にスイッチ手段２１をオン状態
にすることによって、スイッチ手段２↑及び第２の配線
２２を介して論理セル１３の出力端１３０Ｕ丁の論理状
態を読出すことができる。即ち、この場合には、従来例
に比較して、容易に論理回路の状４ 態設定を行い、かかる論理回路の試験を行うことができ
る。
寒旦力Ｗバ１」 かかる第３の発明においては、第２のスイッチ手段４５
をオン状態とすることにより、内蔵させている試験回路
中、論理セルアレイの部分を等偏曲に従来例と同様の回
路構成とすることができるので、更に第１のスイッチ手
段４４をオン状態とすることにより、第１のスイッチ手
段４４及び第２の配線４２を介して論理セル１３の出力
端の論理状態を読出すことができる。即ち、従来例と同
様の動作で、従来例と同様の試験を行うことができる。
また、第２のスイッチ手段４５をオフ状態にすることに
より、第２のスイッチ手段４５の出力側及び論理回路用
の配線１５を介して所望の論理セル１３の入力端に所望
の論理信号を供給し、かかる論理セル１３の入力端を所
望の論理状態に設定することができ、その後、前述のよ
うに第１のスイッチ手段４４をオン状態にすることによ
って、第１のスイッチ手段４４及び第２の配線４２を介
して論理セル１３の出力端の論理状態を読出すことがで
きる。即ち、この場合には、従来例に比較して、容易に
論理回路の状態設定を行い、かかる論理回路の試験を行
うことができる。
［実施例コ 以下、第１図ないし第１４図を参照して、本発明の各種
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。
１　　　（第１の発　の−　　　） （１）構成 第１図は本発明の第１実施例の要部を示す回路図であっ
て、１２は半導体集積回路チップ本体、１３は論理セル
、１４は論理回路用の入出力バッファ、１５は論理回路
用の配線である。なお、論理回路用の配線１５は、後述
する試験回路用の配線と区別するため、特に破線で示し
ている。以下の図面においても、同様である。
本実施例の半導体集積回路装置は、試験信号用の入力バ
ッファ１６、試験回路用の制御回路１７、行選択カウン
タ１８、行選択デコーダ１９、行選択線２０、ｎチャネ
ルＭＯ３Ｔ−ランジスタ（以下、ｎＭＯ８という）２１
、列読出し・書込み線２２、シフトレジスタ２３、出力
データ用のバッファ２４、ｎＭＯ８２５、制御線２６、
制御線選択回路２７からなる試験回路を内蔵している。
ここに、試験回路用の制御回路１７は、行選択カウンタ
１８に対するクロック信号、クリア信号、ロード信号、
ロードデータ信号、イネーブル信号の供給、シフトレジ
スタ２３に対するクロック信号、入力データ信号の供給
、制御線制御回路２７に対するクロック信号、制御！！
選択データ信号の供給を行い、試験回路全体の制御を行
うものである。なお、入力バッファ１６にはクロック信
号、モード〈通常モード、試験モード〉選択信号、入力
データ信号等が供給される。
行選択カウンタ１８及び行選択デコーダ１９は７ 行選択回路を構成するものであり、例えば、第２図に示
すように構成される。ここに、行選択カウンタ】８は、
クリア信号によってクリアした後、クロック信号をカウ
ントし、順次、アドレス信号Ａｏ、ＡＩ　、Ａ２を出力
するように構成される。
また、ロード信号を入力し、初期値設定可能状態にした
後、ロードデータ信号Ｄｏ、Ｄ１、Ｄ２を入力する場合
には、特定のアドレスを選択できるようにも槽底される
。また、行選択デコーダ１つは、ナンド回路列２８及び
インバータ列２９から構成され、行選択カウンタ１８か
ら供給されるアドレス信号Ａｏ、Ａ、、Ａ２をデコード
して、行選択線２０の選択を行うことができるように構
成される。この列選択デコーダ１つは、イネーブル機能
を持ち、通常モードの場合は、行選択線２０をすべて選
択しないようにも構成される。
シフトレジスタ２３及び制御線選択回路２７は、例えば
第３図に示すように構成される。ここに、シフトレジス
タ２３は、セレクタ３０．Ｄフリップフロップ３１、ス
リースティトバッファ３２を１８ 設け、列読出し・書込み線２２を介して行う論理セル１
３の出力の読出しく論理セル１３の出力端の論理状態の
読出し）及び列読出し、書込み線２２を介して行う論理
セル１３に対する入力データの供給（論理セル１３の入
力端の論理状態の設定〉を行うことができるように構成
されている。
なお、セレクタ３０は列書込み・読出し線２３を介して
読出した論理セル１３の出力をＤフリップフロップ３１
のＤ入力端子に供給するか、試験回路の制御回路１７を
介して供給される入力データをＤフリップフロップ３１
のＤ入力端子に供給するか、を選択するものであり、制
御線選択回路２７によって制御される。また、スリース
ティトバッファ３２は入力データの書込み時はオン状態
、論理セル１３の出力の読出し時はオフ状態とされるも
のであって、このスリースティトバッファ３２も制御線
選択回路２７によって制御される。
ここに、制御線選択回路２７は、試験回路の制御回１ｉ
’８１７から供給される制御線選択信号に基づいて、シ
フトレジスタ２３を制御するとともに、制御線２６の選
択を通してｎＭＯ８２５のオン、オフ制御を行うもので
あって、Ｄフリップフロップ３３を縦列接続してなるシ
フトレジスタがら構成されており、各フリップフロップ
３３のＱ出力端子をセレクタ３０の制御端子、スリース
ティトバッファ３２の制御端子及び制御線２６に接続し
ている。
また、このシフトレジスタ２３の代わりに、第４図に示
すようなデータ圧縮回＃Ｉ３４と組み合わせたシフトレ
ジスタ３５を使用することもできる。
なお、第４図において、３６は圧縮回路用の排他的論理
和回路、３７は同じくＤフリップフロップである。
（２）動作 この第１実施例の半導体集積回路装置においては、■従
来例と同様の試験及び■所望の論理セルに所望のデータ
を供給した上での試験の両者を行うことができる。以下
、これらにつき項を分けて説明する。
■従来例と同様の試験を行う場合 この場合には、まず、ｎＭＯ３２５をすべてオン状態と
する。このようにすると、試験回路中、論理セルアレイ
の部分は、等偏曲に第１８図従来例と同一の回路構成と
なる。したがって、次に、論理回路用の入出力バッファ
１４を介して所定のテストパターン信号を入力するとと
もに、行選択線２０を順次、選択して、各行のｎＭＯ３
２１を順次、オン状態とすることにより、論理セル１３
の出力端の論理状態を各行ごとに、シフトレジスタ２３
及び出力バッファ２４を介して読出すことができる。
■所望の論理セルに所望のデータを供給して試験を行う
場合 この場合につき、第５図、第６図、第７図を参照して説
明する。
第５図例において、論理セル１３ａの後段に接続されて
いる論理セル（特に図示せず）に所望のデータ（論理信
号）を供給する場合には、まず、各論理セル１３ａ、１
３ｂ・・・の出力が確定し−２ま た状態で、制御線２６ａをローレベル”ｒ−”（以下、
単に′Ｌ′′という）にしてｎＭＯ３２５ａをオフ状態
にし、論理セル１３ａの出力端１３　ａ　ｏｕｔと論理
回路用の配線１５ａとを電気的に切断する。
次に、行選択線２０ａをハイレベル”Ｈ”（以下、単に
′Ｈ″という）にし、ｎＭＯ３２１ａをオン状態とする
とともに、列読出し・書込み線２２ａを出力状態から入
力状態に切り換える。次に、列読出し・書込み線２２ａ
、ｎＭＯ３２１ａ及び論理回路用の配線１５ａを介して
論理セル１３の後段に接続されている論理セルの入力端
に所望のデータを供給する。次に、選択線２０ａを非選
択にしてｎＭＯ３２１ａをオフ状態にする。この場合、
論理回路用の配線１５ａは電流経路を失う一方、配線１
５ａには寄生容量ＣＩ５ａがあるため、供給されたデー
タは、ある一定時間（その論理セルを試験するためには
充分な時間）は保持される。このようにして、論理セル
１３の後段に接続されている論理セルの入力端を所望の
論理状態に設定することができる。
２ 以下、同様にして他の論理セル］、　３　ｂ、１３ｃ、
１３ｄ・・・についても、それぞれその後段に接続され
ている論理セルの入力端に所望のデータを供給し、かか
る入力端を所望の論理状態に設定することができる。し
たがって、その後、読出し動作を行うことによって、論
理回路の試験を行うことができる。
なお、第６図はアダー回路を示す回路図であり、このア
ダー回路はＮＡＮＤ回路１３□〜１３９によって構成さ
れている。第７図はこのアダー回路に第１実施例を適用
した場合の要部を示す回路図である。なお、Ｃ１５は論
理回路用の配線１５の寄生容量である。
かかる場合において、例えば、論理セル１３４に注目し
て、この論理セル１３４の一方及び他方の入力端を所望
の論理状態に設定する場合には、論理セル１３３と１３
２の出力をカットして、それぞれデータを供給すれば良
い。
（３）効果 以上のように、第１実施例によれば、所望の論理セル１
３の入力端を容易に所望の論理状態に設定することがで
きるので、論理検証、故障検出・解析等の容易化を図る
ことができる。
第２　　例（２の　　の−例） 第８図は本発明の第２実施例の要部を示す回路図であっ
て、この第２実施例は、ｎＭＯ３２５を論理セル１３の
内部に作り込み、即ち、ｎＭＯ８２５を論理セル１３の
回路部１３Ｘの出力端と論理セル１３の出力端１３ｏｕ
Ｔとの間に作り込み、その他については、第１実施例と
同様に構成したものである。この場合、このｎＭＯ８２
５は論理セル１３の出力端１３ＯＵＴを非フローティン
グ状態又はフローティング状態に切り換える手段として
機能する。
なお、論理セル１３の出力端１３ｏｕｔを非フローティ
ング状態又はフローティング状態に切り換える手段とし
ては、第９図Ａに示すように、論理セル１３の回路部１
３Ｘの出力端と論理セル１３の出力端１３ｏｕｔとの間
にアナログスイッチ３８を作り込む方法や、例えば、論
理セル１３がＮＡＮＤ回路の場合、第９図Ｂに示すよう
に、本来のＮＡＮＤ回路に９ＭＯ３３９及びｎＭＯ３４
０を追加する方法がある。
かかる第２実施例においても、第１実施例と同様の効果
を得ることができる。
第３　　　３の　　の−　　　〉 第１０図は本発明の第３実施例の要部を示す回路図であ
る。
この第３実施例においては、論理セル１３の各行ごとに
行選択線２０及び制御線４１が設けられるとともに、各
列ごとに列続出し線４２及び制御線４３が設けられる。
また、論理セル１３の出力端ごとにｎ　Ｍ　ＯＳ　４４
．４５．４６、アンド回路４７及びインバータ４８が設
けられ、第１０図に示すように接続される。
かかる第３実施例においては、制御線４１及び５ ４３がともに’　Ｈ”のとき、ｎＭＯ３４５をオフ状態
、ノードａを“Ｈ”にし、このＨ′°を後段の論理セル
１３に供給することができる。
ここに、第１１図は制御線４１の論理状態と、制御線４
３の論理状態と、ノードａの論理状態との関係を示す図
である。なお、制御線４１と４３の交差点の右上が対応
するノードａの論理状態を示している。なお、この第１
１図において、「Ｒ」は書込みをしない状態であって、
論理セル１３の出力がノードａに与えられている状態を
意味する。
また、黒マルはその交差部分のノードａが“Ｈ“である
ことを意味している。
このように、この第３実施例においては、各ノードａに
つき“′Ｈ″を設定することができる。なお、”　Ｌ　
”のみを設定するように構成することもできる。即ち、
制御線をこのように２本設ける方法においては、ノード
ａに対しては”　Ｈ”又は°゛Ｌ　”のいずれにしか設
定することができない。
６ 第４実施例（第３の発明の他の実　例）第１２図は本発
明の第４実施例の要部を示す回路図である。
この第４実施例においては、論理セル１３の各行ごとに
行選択線２０及び制御線４１が設けられるとともに、各
列ごとに列読出し線４２及び制御線４３．４つが設けら
れる。また、論理セル１３の出力端ごとにｎＭＯ３４４
，４５，４６、アンド回路４７及びインバータ４８が設
けられ、第１２図に示すように接続される。
ここに、第１３図は制御線４９をＬ°′にした場合にお
ける制御線４１の論理状態と、制御線４３の論理状態と
、ノードａの論理状態との関係を示す図である。また、
第１４図は制御線４１の論理状態と、制御線４３の論理
状態と、制御線４９の論理状態と、ノードａの論理状態
との関係を示す図である。なお、これら第１３図及び第
１４図において、ｒ　ＲＪは書込みをしない状態であっ
て、論理セル１３の出力がノードａに与えられている状
態を意味する。また、黒マルはその交差部分のノードａ
が°“Ｈ”であることを意味している。
かかる第４実施例においては、各ノードａにつき”　Ｈ
”又はＬ″のいずれも設定することができる。
その他 本発明は、基本セルが規則的に配列されているゲートア
レイに適しているが、スタンダードセル方式の半導体集
積回路装置にも適用できることは言うまでもない。ゲー
トアレイとしては、例えば、特開昭５４−９３３７５号
公報に記載されている配線チャネルを有するゲートアレ
イ（第１５図参照）のほか、特開昭６３−３０６６３９
号公報に記載されているようなチャネル・レス型のゲー
トアレイにも適用できる。なお、第１５図において、５
０はゲートアレイ・チップ本体、５１は基本セル、５２
は基本セル列、５３はＩ１０セル、５４はパッドである
。また、第１６図及び第１７図はそれぞれ基本セル５１
の回路図及び平面図であり、第１６図において、５５及
び５６は９ＭＯ３）ランジスタ、５７及び５８はｎ　Ｍ
　ＯＳ　Ｉ〜ランジスタである。また、第１７図におい
て、５９．６０及び６１はｐ＋拡散層、６２．６３及び
６４はｎ＋拡散層、６５及び６６はゲート電極である。
［発明の効果］ 以上のように、本発明によれば、即ち、第１の発明ない
し第３の発明のいずれによっても、所望の論理セルの入
力端子を容易に所望の論理状態に設定し、即ち、論理回
路の状態設定を容易に行い、論理検証、故障検出・解析
等の容易化を図ることができる。
【図面の簡単な説明】
第１図は本発明の第１実施例（第１の発明の一実施例〉
の要部を示す回路図、 第２図は行選択カウンタ及び行選択デコーダの一例を示
す回路図、 第３図はシフトレジスタ及び制御線選択回路の一例を示
す回路図、 ２つ 第４図はシフトレジスタの他の例を示す回路図、第５図
は本発明の第１実施例の動作を説明するための回路図、 第６図はアダー回路を示す回路図、 第７図は第６図例のアダー回路に第１実施例を適用した
場合の要部を示す回路図、 第８図は本発明の第２実施例（第２の発明の一実施例）
の要部を示す回路図、 第９図は論理セルの出力端を非フローティング状態又は
フローティング状態に切り換える手段を示す回路図、 第１０図は本発明の第３実施例（第３の発明の一実施例
）の要部を示す回路図、 第１１図は本発明の第３実施例の動作を説明するための
図、 第１２図は本発明の第４実施例〈第３の発明の他の実施
例〉の要部を示す回路図１、 第１３図は本発明の第４実施例の動作を説明するための
図、 第１４図は本発明の第４実施例の動作を説明する０ ための図、 第１５図は本発明を適用することができるグー１〜アレ
イの一例を示す平面図、 第１６図は第１５図例のゲートアレイを構成する基本セ
ルを示す回路図、 第１７図は第１５図例のゲートアレイを構成する基本セ
ルを示す平面図、 第１８図は従来の半導体集積回路装置の要部を示す回路
図である。 １３・・・論理セル ２０・・・行選択線 ２２・・・列読出し・書込み線 １ へ （＼ ・降 昧 ５０ 一−−−−−−−ロロロ ←５２ 基本セル列 基本セルを示す回路図 第１６図 本発明を適用することかできる ケートアレイの一例を示す平面図 第１５図 ５ ７ 第１５図例のゲートアレイを構成する 基本セルを示す平面図 第１７図

Claims (3)

    【特許請求の範囲】
  1. （１）論理セルアレイを設け、該論理セルアレイを構成
    する論理セルを論理回路用の配線で接続することにより
    、一定の論理回路を形成してなる半導体集積回路装置で
    あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
    けられた試験用の第１の配線と、前記論理セルアレイの
    列方向に並ぶ論理セルに沿つて設けられた試験用の第２
    の配線と、前記論理回路用の配線を介して接続されるべ
    き前段の論理セルと後段の論理セルとの間に接続された
    第１のスイッチ手段と、 該第１のスイッチ手段と前記第２の配線との間に接続さ
    れ、前記第１の配線を介して、そのオン・オフが制御さ
    れる第２のスイッチ手段とを 具備してなることを特徴とする半導体集積回路装置。
  2. （２）論理セルアレイを設け、該論理セルアレイを構成
    する論理セルを論理回路用の配線で接続することにより
    、一定の論理回路を形成してなる半導体集積回路装置で
    あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿って設
    けられた試験用の第１の配線と、前記論理セルアレイの
    列方向に並ぶ論理セルに沿つて設けられた試験用の第２
    の配線と、 前記論理セルの出力側と前記第２の配線との間に接続さ
    れ、前記第１の配線を介して、そのオン・オフが制御さ
    れるスイッチ手段と、 前記論理セルの出力端を非フローティング状態又はフロ
    ーティング状態に切換える論理セル出力端状態切換え手
    段とを 具備してなることを特徴とする半導体集積回路装置。
  3. （３）論理セルアレイを設け、該論理セルアレイを構成
    する論理セルを論理回路用の配線で接続することにより
    、一定の論理回路を形成してなる半導体集積回路装置で
    あって、 前記論理セルアレイの行方向に並ぶ論理セルに沿つて設
    けられた試験用の第１の配線と、前記論理セルアレイの
    列方向に並ぶ論理セルに沿って設けられた試験用の第２
    の配線と、前記論理セルの出力側と前記第２の配線との
    間に接続され、前記第１の配線を介して、そのオン・オ
    フが制御される第１のスイッチ手段と、前記論理回路用
    の配線を介して接続されるべき前段の論理セルと後段の
    論理セルとの間に接続された第２のスイッチ手段とを 具備してなることを特徴とする半導体集積回路装置。
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