JP3607760B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載される試験回路に関するものである。
近年、半導体記憶装置あるいは種々の半導体集積回路装置の動作速度は益々高速化されている。また、このような半導体記憶装置あるいは半導体集積回路装置では、出荷に先立って動作試験が行われる。そして、高速で動作する半導体記憶装置あるいは半導体集積回路装置の動作試験を確実に行うことが必要となっている。
【0002】
【従来の技術】
近年、例えばシンクロナスDRAM等の半導体デバイスでは、その動作周波数が100MHZ を超えている。また、このような半導体デバイスでは、データの入出力を共通の入出力端子で行うようにしたものがある。
【0003】
上記のような半導体デバイスをパッケージングした後に行う動作試験は、例えば図25に示す構成で行われる。すなわち、シンクロナスDRAM等のメモリ1の入出力端子I/Oは、同軸ケーブル2を介して試験装置3内のデータ出力回路4の出力端子に接続されるとともに、試験装置3内のコンパレータ5の入力端子に接続される。
【0004】
このような構成において動作試験を行うときには、試験装置3のデータ出力回路4から同軸ケーブル2及び入出力端子I/Oを介してメモリ1に書き込みデータを入力してそのメモリ1に書き込み動作を行わせる。
【0005】
次いで、書き込まれたデータを直ちに読み出して、その読み出しデータを入出力端子I/Oから同軸ケーブル2を介して試験装置3内のコンパレータ5に入力する。
【0006】
そして、コンパレータ5で書き込みデータと読み出しデータとを比較することにより、メモリ1が正常に動作しているか否かの動作試験が行われる。
ところが、上記のような動作試験では、動作周波数が高くなると、データ出力回路4から出力される書き込みデータと、メモリ1から出力される読み出しデータとが、同軸ケーブル2上でぶつかり合うバスファイトが発生する。
【0007】
すなわち、図26に示すように、データ出力回路4から出力される書き込みデータWDは、出力ハイインピーダンスHIZと交互に出力され、その周期t1は、近年の高速化されたメモリの動作試験においては、5nsである。
【0008】
前記書き込みデータWDは、同軸ケーブル2を介して遅延時間t2を経てメモリ1の入出力端子I/Oに入力され、その入力から所定の動作遅延時間t3後に前記書き込みデータWDに基づく読み出しデータRDがメモリ1の入出力端子I/Oから同軸ケーブル2に出力される。
【0009】
すると、読み出しデータRDは、遅延時間t2後に同軸ケーブル2を介してコンパレータ5に入力されるが、このときデータ出力回路4から次サイクルの書き込みデータWDが同軸ケーブル2に出力されるので、時間t4において、同軸ケーブル2上で読み出しデータRDと、次サイクルの書き込みデータWDとがぶつかり合い、バスファイトが発生する。
【0010】
従って、上記構成による動作試験では、動作周波数が高くなると、正常な動作試験を行うことができない。
上記のようなバスファィトを防止するために、図27に示す構成で行う動作試験が提案されている。
【0011】
データ出力回路4は同軸ケーブル6aを介してメモリ1の入出力端子I/Oに接続され、メモリ1の入出力端子I/Oは同軸ケーブル6bを介してコンパレータ5に接続される。
【0012】
このような構成では、データ出力回路4から出力される書き込みデータWDは、同軸ケーブル6aを介してメモリ1の入出力端子I/Oに入力され、読み出しデータRDは同軸ケーブル6bを介してコンパレータ5に入力される。
【0013】
従って、書き込みデータWDと読み出しデータRDとは別個の同軸ケーブル6a,6bで伝送されるので、前記のようなバスファイトは生じない。
ところが、読み出しデータRDがメモリ1から同軸ケーブル6a,6bに出力されるとき、同軸ケーブル6aに出力された読み出しデータRDは、ハイインピーダンス状態にあるデータ出力回路4の出力端子で反射され、その反射波が同軸ケーブル6a,6bを介してコンパレータ5に入力される。
【0014】
また、データ出力回路4から同軸ケーブル6aに書き込みデータWDが出力されるとき、その書き込みデータWDは同軸ケーブル6aを介してメモリ1に入力されるとともに、同軸ケーブル6a,6bを介してコンパレータ5の入力端子にも入力される。
【0015】
すると、同軸ケーブル6a,6bの接続点のインピーダンスより、コンパレータ5の入力端子のインピーダンスの方が高いので、書き込みデータWDがコンパレータ5の入力端子で反射され、同軸ケーブル6bを介してメモリ1に入力される。
【0016】
この結果、メモリ1からの読み出しデータRDの出力時には、コンパレータ5に入力される読み出しデータRDには、データ出力回路4からの反射波がノイズとして混入する。また、データ出力回路4からの書き込みデータWDの出力時には、メモリ1の入出力端子I/Oに入力される書き込みデータWDには、コンパレータ5からの反射波がノイズとして混入する。従って、正常な書き込み動作及び読み出し動作を行うことができず、有効な動作試験を行うことができない。
【0017】
【発明が解決しようとする課題】
そこで、入出力端子を構成する入力用パッドと出力用パッドとを別個に形成し、メモリのパッケージングに先立つウェハ試験において、入力用パッドから書き込みデータを入力し、出力用パッドから読み出しデータを出力させて、動作試験を行えば、動作周波数が高くなっても、試験装置との間のケーブルによる遅延に影響されることなく、正常な動作試験が可能である。そして、ウェハ試験後には入力用パッドと出力用パッドとをボンディングワイヤで接続して、パッケージングすれば、パッケージング状態において、入出力端子を備えたメモリが構成される。
【0018】
しかし、このような試験方法では、パッケージング後の実使用状態でメモリが正常に動作するか否かを試験することはできない。また、各入出力端子に対応してそれぞれ入力用パッドと出力用パッドとを設ける必要があるため、チップ面積が増大する。また、各入出力端子にそれぞれ入力用パッドと出力用パッドとが接続された状態となるため、各入出力端子の寄生容量が増大して、データの入出力速度を低下させる要因となる。
【0019】
そこで、各入出力端子にそれぞれ入力用パッドと出力用パッドとを設けるのではなく、一つの試験用パッドに入力した書き込みデータをマルチプレクサを介して複数の入出力端子に入力し、複数の入出力端子から出力される読み出しデータを例えばEOR回路に入力して、そのEOR回路の出力信号を一つの試験用出力パッドから出力させる状態でウェハ試験を行い、試験後はマルチプレクサ及びEOR回路を不活性化してパッケージングする。
【0020】
このような構成により、動作試験のために設けるパッド数を削減してチップ面積の増大及び各入出力端子の寄生容量の増大を抑制することができる。
しかし、この試験方法では、依然としてパッケージング後にメモリが正常に動作するか否かを試験することはできない。
【0021】
従って、入出力端子を備え、かつ高速で動作する半導体記憶装置あるいは半導体集積回路装置では、パッケージングを行った後の動作試験を十分に行うことができず、このような半導体記憶装置あるいは半導体集積回路装置を組み込んだシステムの動作試験を行うことにより、半導体記憶装置あるいは半導体集積回路装置の間接的な動作試験を行うことしかできないという問題点がある。
【0022】
この発明の目的は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことにある。
【0023】
【課題を解決するための手段】
図1は、請求項1の原理説明図である。すなわち、複数の入出力端子I/Oにそれぞれ入力バッファ回路31と出力バッファ回路32が接続され、複数の入力データが前記入出力端子I/O及び入力バッファ回路31を介して内部回路33へ入力される。前記内部回路33からの複数の出力データが前記出力バッファ回路32及び前記入出力端子I/Oを介して出力される。前記内部回路33と、前記入力バッファ回路31及び出力バッファ回路32との少なくともいずれかを制御する制御信号が、制御信号入力端子・バーoeから入力バッファ回路34を介して入力される。前記制御信号入力端子・バーoeに入力される設定信号に基づいて、前記入出力端子I/O及び制御信号入力端子・バーoeのうち、少なくともいずれかの端子から入力データを入力し、前記入出力端子I/O及び制御信号入力端子・バーoeのうち、入力データを入力する端子以外の端子から前記出力データを出力するように、前記入力バッファ回路31及び出力バッファ回路34を制御する試験回路35が備えられる。
【0024】
(作用)
試験回路35に設定信号が入力されると、入力データが入力される端子と、出力データが出力される端子とが分離される。
【0025】
【発明の実施の形態】
(第一の実施の形態)
図2は、本発明を具体化した試験回路の第一の実施の形態を示す。この実施の形態の試験回路は、例えばシンクロナスDRAMに搭載されるものである。そして、外部端子・バーoeに入力される出力制御信号・バーOEが、通常の入力レベルの範囲より高い入力禁止レベルの電位となったとき、試験モードとなる。
【0026】
試験モード時には、出力制御信号・バーOEが入力バッファ回路14を介して書き込みデータD,バーDとして内部回路に入力され、読み出しデータS,バーSは出力バッファ回路15を介して入出力端子I/Oに出力される。
【0027】
また、通常モード時には入出力端子I/Oに入力される入力データDinが入力バッファ回路14から書き込みデータD,バーDとして内部回路に出力され、内部回路から読みだされた読み出しデータS,バーSが出力バッファ回路15を介して入出力端子I/Oから出力される。
【0028】
図2に示す試験回路の等価回路を図3に示す。同図において、スイッチSWは、試験モード時に導通し、通常モード時に不導通となる。スイッチ・バーSWは、試験モード時に不導通となり、通常モード時に導通する。スイッチOE,バーOEは、前記出力制御信号・バーOEの反転に基づいて、いずれか一方ずつが交互に導通する。
【0029】
前記出力制御信号・バーOEが入力される試験モード設定回路11を図4に示す。
出力制御信号・バーOEは、ダイオードD1を介してPチャネルMOSトランジスタTp1のソース及びバックゲートに入力され、同トランジスタTp1のゲートは電源Vccに接続される。
【0030】
前記トランジスタTp1のドレインは、NチャネルMOSトランジスタTn1のドレインに接続され、同トランジスタTn1のソースは抵抗R1を介して電源Vssに接続される。
【0031】
前記トランジスタTp1,Tn1のドレインであるノードN1は、PチャネルMOSトランジスタTp2と、NチャネルMOSトランジスタTn2のゲートに接続される。前記トランジスタTp2のソースは電源Vccに接続され、前記トランジスタTn2のソースは電源Vssに接続される。
【0032】
前記トランジスタTp2,Tn2のドレインは互いに接続されてノードN2が構成され、そのノードN2はPチャネルMOSトランジスタTp3と、NチャネルMOSトランジスタTn3のゲートに接続される。
【0033】
前記トランジスタTp3のソースは電源Vccに接続され、前記トランジスタTn3のソースは、NチャネルMOSトランジスタTn5を介して、電源Vssに接続される。
【0034】
前記トランジスタTp3,Tn3のドレインは互いに接続されてノードN3が構成され、そのノードN3はPチャネルMOSトランジスタTp4と、NチャネルMOSトランジスタTn4のゲートに接続される。
【0035】
そして、ノードN3から試験モード信号Mが出力され、その試験モード信号Mがインバータ回路16aで反転されて、試験モード信号・バーMが出力される。前記トランジスタTp4のソースは電源Vccに接続され、前記トランジスタTn4のソースは電源Vssに接続される。
【0036】
前記トランジスタTp4,Tn4のドレインは互いに接続されてノードN4が構成され、そのノードN4はPチャネルMOSトランジスタTp5と、前記トランジスタTn5のゲートに接続される。
【0037】
前記トランジスタTp5のソースは電源Vccに接続され、ドレインはノードN3に接続される。前記ノードN4は、PチャネルMOSトランジスタTp6のドレインに接続され、同トランジスタTp6のソースは電源Vccに接続され、ゲートにはリセット信号・バーRSTが入力される。
【0038】
このように構成された試験モード設定回路11では、電源Vcc、電源Vssの投入時には一定時間Lレベルとなるリセット信号・バーRSTが入力される。すると、ノードN4がHレベルにリセットされ、トランジスタTp5がオフされるとともに、トランジスタTn5がオンされる。
【0039】
この状態で、電源Vccレベルの上昇にともなってトランジスタTn1がオンされると、ノードN1がLレベルとなり、次いでノードN2がHレベルとなってトランジスタTn3がオンされると、出力信号MはLレベルにリセットされ、出力信号・バーMはHレベルにリセットされる。
【0040】
通常モード時には、出力制御信号・バーOEは電源Vccと電源Vssの電位の間で振幅する信号である。すると、トランジスタTp1のソース電位は、そのゲート電位より低くなるので、同トランジスタTp1はオフ状態に維持される。また、トランジスタTn1は電源Vcc、電源Vssの供給に基づいてオン状態に維持されるので、ノードN1はLレベルに維持される。
【0041】
ノードN1がLレベルとなると、トランジスタTp2がオンされるとともに、トランジスタTn2がオフされて、ノードN2はHレベルとなる。ノードN2がHレベルとなると、トランジスタTp3がオフされるとともに、トランジスタTn3がオンされて、ノードN3はLレベルに維持される。
【0042】
すると、トランジスタTp4がオンされて、ノードN4がHレベルとなり、リセット信号・バーRSTがHレベルとなってトランジスタTP6がオフされても、トランジスタTn5がオン状態に維持される。
【0043】
従って、通常動作時には試験モード信号MはLレベルとなり、試験モード信号・バーMはHレベルとなる。
試験モードを設定するために、外部端子・バーoeから、入力信号・バーOEとして、電源VccよりダイオードD1のしきい値とトランジスタTp1のしきい値分以上高い電位が供給されると、トランジスタTp1がオンされ、トランジスタTn1に十分なオン電流が供給されると、ノードN1がHレベルとなる。
【0044】
ノードN1がHレベルとなると、ノードN2がLレベルとなり、ノードN3がHレベルとなる。また、ノードN4はLレベルとなって、トランジスタTp5がオンされ、トランジスタTn5がオフされて、ノードN3はHレベルにラッチされる。
【0045】
従って、試験モード時には出力信号MはHレベルとなり、出力信号・バーMはLレベルとなる。
このような試験モード設定回路11は、試験モードを設定する出力信号M,バーMのラッチ機能を備えているので、一旦、試験モードの出力信号M,バーMが設定された後は、電源Vcc,電源Vssの供給を停止しないかぎり、入力信号・バーOEの入力レベルが変化しても、出力信号M,バーMが切り替わることはない。
【0046】
そして、電源投入時には、一定時間だけLレベルとなるリセット信号・バーRSTが入力されて、ノードN4がHレベルにリセットされて、ノードN3がLレベルにリセットされるので、出力信号M,バーMは通常モードを設定する信号となる。
【0047】
なお、リセット信号・バーRSTが供給されない場合は、トランジスタTp5のゲートと電源Vccとの間と、ノードN3と電源Vssとの間とにそれぞれ容量C1,C2を接続する構成としても、電源投入時に出力信号M,バーMを通常モードにリセットすることが可能である。
【0048】
図5は、電源投入時に一定時間Hレベルとなるリセット信号RSTに基づいて、上記リセット動作を可能とした試験モード設定回路11を示す。このような試験モード設定回路では、入力信号・バーOEに基づいて上記回路と同様な出力信号M,バーMを出力可能である。
【0049】
また、リセット信号RSTに換えて、容量C3,C4により、電源投入時に出力信号M,バーMを通常モードにリセットすることが可能である。
前記試験モード設定回路11に前記リセット信号RST,バーRSTを供給する初期設定回路12を図6に示す。
【0050】
電源Vccと電源Vss間に抵抗R2,R3が直列に接続され、抵抗R3には容量C5が並列に接続される。
前記抵抗R2,R3間は、NチャネルMOSトランジスタTn7のゲートに接続され、同トランジスタTn7のドレインは電源Vccに接続され、ソースは抵抗R4を介して電源Vssに接続される。前記抵抗R4には、容量C6が並列に接続される。
【0051】
前記トランジスタTn7のソースは、NチャネルMOSトランジスタTn8のゲートに接続され、同トランジスタTn8のドレインは抵抗R5を介して電源Vccに接続される。また、前記トランジスタTn8のソースは、抵抗R6を介して電源Vssに接続され、前記抵抗R5には容量C7が並列に接続される。
【0052】
前記トランジスタTn8のドレインは、インバータ回路16bに入力され、そのインバータ回路16bからリセット信号・バーRSTが出力される。また、インバータ回路16bの出力信号がインバータ回路16cで反転されて、リセット信号RSTとして出力される。
【0053】
このように構成された初期設定回路12は、電源Vcc,電源Vssを投入すると、まず抵抗R5及び容量C7を介してインバータ回路16bの入力電位が速やかに上昇し、同インバータ回路16bの出力信号がLレベルとなる。従って、リセット信号RSTはHレベルとなり、リセット信号・バーRSTはLレベルとなる。
【0054】
また、トランジスタTn7のゲート電圧は、抵抗R2,R3及び容量C5による時定数により電源Vccレベルの上昇より遅延して上昇する。すると、トランジスタTn7はその時定数による遅延時間後にオンされる。
【0055】
トランジスタTn7がオンされると、トランジスタTn8のゲート電圧の上昇は、抵抗R4及び容量C6による時定数に基づいて遅延する。そして、その遅延時間後にトランジスタTn8がオンされる。
【0056】
トランジスタTn8がオンされると、インバータ回路16bの入力電圧の低下は、抵抗R5及び容量C7の時定数により遅延する。そして、その遅延時間後にインバータ回路16bの入力電圧がLレベルとなり、リセット信号RSTはLレベル、リセット信号・バーRSTはHレベルとなる。
【0057】
従って、この初期設定回路12は、電源電源Vcc、電源Vssの投入に基づいてリセット信号RSTはHレベル、リセット信号・バーRSTはLレベルとなり、前記各遅延時間が経過した後に、リセット信号RSTはLレベル、リセット信号・バーRSTはHレベルとなる。
【0058】
前記OEバッファ回路13は、出力制御信号・バーOEの入力に基づいて、出力制御信号OE,バーOEを出力する。そして、出力制御信号OEはNAND回路17aに入力され、出力制御信号・バーOEは各入出力端子I/O毎に設けられる入力バッファ回路14に入力される。
【0059】
前記入力バッファ回路14は、前記試験モード信号M,バーMと、入出力端子I/Oから入力データDinとが入力され、その入力データDinに基づく書き込みデータD,バーDを内部回路に出力する。
【0060】
前記入力バッファ回路14の具体的構成を図7に従って説明する。PチャネルMOSトランジスタTp11 ,Tp12 及びNチャネルMOSトランジスタTn11 ,Tn12 は、NOR回路を構成し、試験モード設定信号Mと、入力データDinがともにLレベルとなったとき、ノードN5がHレベルとなる。
【0061】
PチャネルMOSトランジスタTp13 ,Tp14 及びNチャネルMOSトランジスタTn13 ,Tn14 は、NOR回路を構成し、試験モード設定信号・バーMと、出力制御信号・バーOEがともにLレベルとなったとき、ノードN6がHレベルとなる。
【0062】
PチャネルMOSトランジスタTp15 ,Tp16 及びNチャネルMOSトランジスタTn15 ,Tn16 は、NAND回路を構成し、ノードN5,N6がともにHレベルとなったとき、ノードN7がLレベルとなる。
【0063】
そして、ノードN7が書き込みデータDとして出力され、ノードN7がインバータ回路16dで反転されて、書き込みデータ・バーDとして出力される。
このような入力バッファ回路では、試験モード設定信号MがLレベルとなり、同・バーMがHレベルとなると、入力データDinに基づく相補信号が、書き込みデータD,バーDとして出力される。
【0064】
また、試験モード設定信号MがHレベルとなり、同・バーMがLレベルとなると、出力制御信号・バーOEに基づく相補信号が、書き込みデータD,バーDとして出力される。
【0065】
さて、上記のように構成された試験回路の動作を説明する。電源Vcc、電源Vssを投入すると、初期設定回路12から出力されるリセット信号RST,バーRSTに基づいて、試験モード設定回路11の出力信号MはLレベル、同・バーMはHレベルとなる。
【0066】
次いで、通常レベルの出力制御信号・バーOEが入力されれば、試験モード設定回路11の出力信号M,バーMは上記レベルに維持される。すると、図3に示す等価回路では、スイッチ・バーSWは導通するとともに、スイッチSWは不導通となり、スイッチOE,バーOEは、出力制御信号・バーOEに基づいていずれか一方が導通する。
【0067】
すなわち、入力バッファ回路14及び出力バッファ回路15は、出力制御信号・バーOEに基づいて制御される。そして、書き込み動作時には入出力端子I/Oから入力される入力データDinが入力バッファ回路14を介して書き込みデータD,バーDとして内部回路に入力され、読み出し動作時には、内部回路から読みだされた読み出しデータS,バーSが出力バッファ回路15を介して入出力端子I/Oから出力される。
【0068】
一方、外部端子・バーoeから、入力信号・バーOEとして、電源VccよりダイオードD1のしきい値とトランジスタTp1のしきい値分以上高い電位が供給されると、試験モード設定回路11の出力信号MはHレベル、同・バーMはLレベルとなる。
【0069】
すると、図3に示す等価回路において、スイッチSWは導通するとともに、スイッチ・バーSWは不導通となる。すなわち、外部端子・バーoeから入力される入力信号・バーOEが入力バッファ回路14を介して、書き込みデータD,バーDとして内部回路に入力され、内部回路から読みだされた読み出しデータS,バーSが出力バッファ回路15を介して、入出力端子I/Oから出力される。
【0070】
以上のようにこの試験回路では、入力信号・バーOEとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、外部端子・バーoeから入力信号・バーOEを書き込みデータD,バーDとして入力することができるとともに、読み出しデータS,バーSを出力バッファ回路15から入出力端子I/Oを介して出力することができる。
【0071】
また、試験モードを解除すれば、入出力端子I/Oから書き込みデータD,バーDを入力し、読み出しデータS,バーSを入出力端子I/Oから出力することができる。
【0072】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子I/Oを出力端子として使用し、通常モードでは出力制御信号・バーOEを入力するための外部端子・バーoeを入力データDinの入力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【0073】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
【0074】
前記試験モード設定回路11は、図8に示す構成とすることもできる。この試験モード設定回路11は、入力信号・バーOEが試験設定検出回路18に入力される。その試験設定検出回路18の出力信号は、データラッチ回路19にクロック信号CLKとして入力され、インバータ回路16eを介してクロック信号・バーCLKとして入力される。
【0075】
前記データラッチ回路19の出力信号OUTは、試験モード設定信号Mとして出力され、インバータ回路16fを介して同・バーMとして出力される。そして、試験モード設定信号・バーMが、データラッチ回路19に入力信号INとして入力される。
【0076】
前記試験設定検出回路18の一例を図9に示す。この試験設定回路18の入力部は、図4に示す前記試験モード設定回路11の入力部と同一構成であり、入力信号・バーOEが電源Vcc以上の所定の電位以上となったとき、ノードN8の電位が上昇する。
【0077】
前記ノードN8は容量C8を介して電源Vssに接続されるとともに、インバータ回路16gの入力端子に接続される。そして、インバータ回路16gから出力信号OUTが出力される。
【0078】
このような試験設定検出回路18は、通常レベルの入力信号・バーOEが入力されている状態では、ノードN8はLレベルとなり、出力信号OUTはHレベルとなる。
【0079】
入力信号・バーOEが、試験設定信号として電源Vcc以上の所定の高電位が入力されると、ノードN8がHレベルとなり、出力信号OUTはLレベルとなる。このとき、容量C8は入力信号・バーOEに混入するノイズによるノードN8の変動を抑制して、出力信号OUTを安定させるように動作する。
【0080】
図10は、図9に示す試験設定検出回路18の変形例である。この回路は、入力部のPチャネルMOSトランジスタTp18 のゲート及びバックゲートには、電源Vcc以外の電源SVを供給している。
【0081】
このような構成により、入力信号・バーOEは、電源SVより一定値以上高いレベルであれば、トランジスタTp18 がオンされるので、電源SVを適宜に設定することにより、トランジスタTp18 をオンさせ得る入力信号・バーOEの自由度が増大する。
【0082】
図11は、図9に示す試験設定検出回路18の別の変形例である。この回路は、PチャネルMOSトランジスタTp19 のゲートが電源Vccに接続され、同トランジスタTp19 のソースに抵抗及びダイオードを介して入力信号・バーOEが入力される。
【0083】
このような構成により、PチャネルMOSトランジスタTp19 に寄生するバイポーラトランジスタを利用して、バックゲートに寄生するベースと、ソースに寄生するエミッタとの電位差が大きくなると、同トランジスタTp19 にドレイン電流が流れることにより、図9及び図10と同様に動作する。
【0084】
前記データラッチ回路19の具体的構成を図12に示す。この回路は、電源の投入時に前記初期設定回路12からHレベルのリセット信号RSTと、Lレベルのリセット信号・バーRSTが入力されるため、PチャネルMOSトランジスタTp31 及びNチャネルMOSトランジスタTn31 がオンされて、出力信号OUTはHレベルとなり、入力信号INはLレベルとなる。
【0085】
また、前記試験設定検出回路18の動作に基づいて、クロック信号CLK,バーCLKの初期値は、クロック信号CLKがHレベル、クロック信号・バーCLKがLレベルとなる。
【0086】
すると、PチャネルMOSトランジスタTp21 ,Tp22 はオンされて、ノードN11はHレベルとなり、ノードN12はLレベルとなる。
次いで、クロック信号CLKがLレベル、クロック信号・バーCLKがHレベルとなると、PチャネルMOSトランジスタTp23 がオンされることにより、ノードN11がHレベル、ノードN12がLレベルにラッチされる。
【0087】
また、PチャネルMOSトランジスタTp26 ,Tp27 がオンされて、ノードN13がHレベルとなり、NチャネルMOSトランジスタTp30 がオンされて、出力信号OUTがLレベルとなる。すると、入力信号INがHレベルとなる。
【0088】
次いで、クロック信号CLKがHレベル、クロック信号・バーCLKがLレベルに反転すると、NチャネルMOSトランジスタTn21 ,Tp22 がオンされて、ノードN11はLレベルとなり、ノードN12はHレベルとなる。このとき、NチャネルMOSトランジスタTn27 はオフされ、PチャネルMOSトランジスタTp28 ,Tp29 がオンされているので、ノードN13はHレベルに維持される。
【0089】
次いで、クロック信号CLKがLレベル、クロック信号・バーCLKがHレベルに反転すると、ノードN13がLレベルに反転されて、出力信号OUTがHレベルに反転される。
【0090】
このような動作により、このデータラッチ回路19はクロック信号CLKがLレベル、クロック信号・バーCLKがHレベルに反転する毎に、出力信号OUTを反転させるように動作する。
【0091】
図13は、図12に示すデータラッチ回路19の変形例を示す。このデータラッチ回路19は、PチャネルMOSトランジスタTp32 、NチャネルMOSトランジスタTn32 にリセット信号RST,バーRSTを入力することにより出力信号OUTをLレベルにリセットする構成としたこと以外は、図12に示すデータラッチ回路と同様である。
【0092】
このように構成された試験モード設定回路11は、入力信号・バーOEとして所定の高電位を供給する毎に、試験設定検出回路18からデータラッチ回路19に入力されるクロック信号CLKがLレベル、同・バーCLKがHレベルとなって、データラッチ回路19の出力信号OUTが反転される。
【0093】
従って、所定レベルの入力信号・バーOEを入力する毎に、試験モード設定信号M,バーMを反転させて、試験モードと通常モードとを交互に選択することができる。図4に示す試験モード設定回路に比して、電源の供給を遮断することなく、試験モードと通常モードとの切替えを行うことができる。
(第二の実施の形態)
図14は、この発明を具体化した試験回路の第二の実施の形態を示す。この実施の形態は、試験モード時には入出力端子I/Oを入力データDinを入力するための入力端子として使用し、外部端子・バーoeを試験結果の出力端子として使用するものである。外部端子・バーoeは、通常モード時には出力制御信号・バーOEが入力される端子である。
【0094】
図14に示す試験回路の等価回路を図15に示す。スイッチSWは、試験モード時に導通し、スイッチ・バーSWは試験モード時に不導通となる。スイッチ・バーOEは、出力制御信号・バーOEに基づいて開閉される。
【0095】
図14において、試験モード設定回路11、初期設定回路12、OEバッファ回路13及び出力バッファ回路15の構成は、前記実施の形態と同様であるのでその説明を省略する。
【0096】
前記試験モード設定回路11の出力信号Mは、NAND回路17bに入力される。試験モード設定回路11の出力信号・バーMは、エラー検出回路22のアップロード用回路20aと、NOR回路21と、エラー検出回路22に入力される。
【0097】
前記アップロード用回路20aの出力信号は、前記NAND回路17bと、前記NOR回路21とに入力される。
前記NAND回路17bの出力信号は、インバータ回路20bを介してNチャネルMOSトランジスタTn33 のゲートに入力され、前記NOR回路21の出力信号は、NチャネルMOSトランジスタTn34 のゲートに入力される。
【0098】
また、前記トランジスタTr33 をPチャネルMOSトランジスタに置き換えて、インバータ回路20bを省略してもよい。
前記トランジスタTn33 のドレインは電源Vccに接続され、ソースは前記トランジスタTn34 のドレインに接続される。前記トランジスタTn34 のソースは電源Vssに接続される。
【0099】
そして、前記トランジスタTn32 ,Tn33 の接続点であるノードN14が、外部端子・バーoeに接続される。
前記OEバッファ回路13の出力信号OEは、NAND回路17cの一方の入力端子に入力され、同NAND回路17cの他方の入力端子には、前記試験モード設定回路11の出力信号・バーMが入力される。
【0100】
前記NAND回路17cの出力信号は、入出力端子I/O毎に設けられる前記各出力バッファ回路15に出力される。
入出力端子I/Oに入力される入力データDinは、入力バッファ回路23を介して書き込みデータD,バーDとして内部回路に出力される。また、書き込みデータDは、前記エラー検出回路22にも入力される。
【0101】
内部回路から読みだされて出力バッファ回路15に入力される読み出しデータS,バーSのうち、読み出しデータSは前記エラー検出回路22にも入力される。そして、エラー検出回路22の出力信号ERは、前記インバータ回路20aの出力端子に出力される。
【0102】
前記エラー検出回路22は、各入出力端子I/O毎にそれぞれ設けられ、その出力信号ERはそれぞれ前記インバータ回路20aの出力端子に出力される。
前記エラー検出回路22の具体的構成を図16に示す。前記試験モード設定信号・バーMは、PチャネルMOSトランジスタTp41 とNチャネルMOSトランジスタTn42 のゲートに入力され、同トランジスタTp41 のソースは電源Vccに接続され、同トランジスタTp41 のドレイン、すなわちノードN14は、トランジスタTn42 のドレインに接続される。前記トランジスタTn42 のソースは電源Vssに接続される。
【0103】
前記書き込みデータDは、PチャネルMOSトランジスタTp42 と、NチャネルMOSトランジスタTn43 のゲートに入力される。前記トランジスタTp42 のソースは、前記ノードN14に接続され、トランジスタTp42 のドレインは前記トランジスタTn43 のドレイン、すなわちノードN16に接続される。また、前記トランジスタTn43 のソースは電源Vssに接続される。
【0104】
前記読み出しデータSは、PチャネルMOSトランジスタTp43 と、NチャネルMOSトランジスタTn41 のゲートに入力される。前記トランジスタTp43 のソースは、前記ノードN14に接続され、トランジスタTp43 のドレインは前記トランジスタTn41 のドレイン、すなわちノードN15に接続される。また、トランジスタTn41 のソースは電源Vssに接続される。
【0105】
前記トランジスタTp42 のドレインは、PチャネルMOSトランジスタTp44 及びNチャネルMOSトランジスタTn44 ,Tn45 を介して電源Vssに接続される。
【0106】
前記トランジスタTp44 のゲートは、前記ノードN15に接続され、前記トランジスタTn44 のゲートには読み出しデータSが入力され、前記トランジスタTn45 のゲートには前記書き込みデータDが入力される。
【0107】
前記トランジスタTp44 ,Tn44 のドレイン、すなわちノードN17は、NチャネルMOSトランジスタTn48 のゲートに入力され、そのゲートはNチャネルMOSトランジスタTn46 ,Tn47 を介して電源Vssに接続される。
【0108】
前記トランジスタTn46 のゲートは、前記ノードN15に接続され、前記トランジスタTn47 のゲートは、前記ノードN16に接続される。
前記トランジスタTn48 は、そのソースが電源Vssに接続されドレインから前記出力信号ERが出力される。
【0109】
前記トランジスタTn48 のゲートは、PチャネルMOSトランジスタTp45 を介して前記ノードN15に接続され、同トランジスタTp45 のゲートは、前記ノードN16に接続される。
【0110】
このように構成されたエラー検出回路22は、試験モード設定回路11の出力信号・バーMがHレベルとなったとき、すなわち通常モードであるとき、トランジスタTp41 はオフされ、トランジスタTn42 はオンされて、ノードN14はLレベルとなる。
【0111】
すると、書き込みデータDと読み出しデータSの反転動作により、ノードN15〜N17はすべてLレベルとなり、トランジスタTn48 はオフされる。従って、出力信号ERはハイインピーダンスとなる。
【0112】
試験モード設定回路11の出力信号・バーMがLレベルとなったとき、すなわち試験モードであるとき、トランジスタTp41 はオンされ、トランジスタTn42 はオフされて、ノードN14はHレベルとなる。
【0113】
この状態で、書き込みデータDと、読み出しデータSとがともにHレベルあるいはともにLレベルのときは、ノードN15,N16はともにLレベルあるいはともにHレベルとなる。
【0114】
すると、ノードN17はLレベルとなり、トランジスタTn48 はオフされて、出力信号ERはハイインピーダンスとなる。
一方、書き込みデータDと、読み出しデータSとの一方がHレベル、他方がLレベルとなると、ノードN15,N16は、一方がHレベル、他方がLレベルとなる。
【0115】
すると、ノードN17はHレベルとなって、トランジスタTn48 はオンされ、出力信号ERはLレベルとなる。
なお、トランジスタTn48 のサイズは、前記アップロード回路20aを構成するトランジスタのサイズより十分に大きく設定され、出力信号ERがLレベルとなれば、インバータ回路20aの出力レベルは強制的にLレベルとなる。
【0116】
次に、上記のように構成された試験回路の動作を説明する。試験モード設定回路11の出力信号MがLレベル、出力信号・バーMがHレベルとなって、通常モードが設定されると、NAND回路17cの出力信号は、外部端子に入力される出力制御信号・バーOEと同相となる。
【0117】
従って、内部回路及び出力バッファ回路15は、出力制御信号・バーOEに基づいて、書き込みモードあるいは読み出しモードのいずれかとなる。
また、NAND回路17bの出力信号はHレベルとなって、インバータ回路20bの出力信号はLレベルとなり、NOR回路21の出力信号はLレベルとなる。
【0118】
従って、トランジスタTn33 , Tn34 はともにオフされて、そのノードN14はハイインピーダンスとなる。また、エラー検出回路22の出力信号ERは、ハイインピーダンスとなる。
【0119】
この結果、通常モード時には、図15に示す等価回路において、スイッチSWが不導通となり、スイッチ・バーSWが導通する状態となる。そして、出力制御信号・バーOEに基づいて書き込みモード及び読み出しモードが設定され、書き込みモード時には入出力端子I/Oに入力される入力データDinが入力バッファ回路23から内部回路に書き込みデータD,バーDとして入力される。
【0120】
また、読み出し動作時には内部回路から読みだされた読み出しデータS,バーSが、出力バッファ回路15を介して入出力端子I/Oに出力される。
試験モード設定回路11の出力信号MがHレベル、出力信号・バーMがLレベルとなって、試験モードが設定されると、NAND回路17cの出力信号は、Hレベルに固定され、出力バッファ回路15は不活性状態となって、その動作が停止される。エラー検出回路22は、試験モード設定回路11のLレベルの出力信号・バーMに基づいて活性化される。
【0121】
また、アップロード回路20aの出力信号はHレベルとなり、NAND回路17bの出力信号はLレベル、インバータ回路20bの出力信号はHレベルとなって、トランジスタTn33 はオンされる。
【0122】
また、NOR回路21の出力信号はLレベルとなり、トランジスタTn34 はオフされる。従って、ノードN14はHレベルとなる。
動作試験により、入出力端子I/Oから入力バッファ回路23に入力データDinを入力し、その入力データDinに基づく書き込みデータD,バーDが内部回路に書き込まれ、その書き込みデータD,バーDに基づく読み出しデータS,バーSが出力される。
【0123】
エラー検出回路22は、書き込みデータDと、読み出しデータSとがともにHレベルあるいはともにLレベルであると、その出力信号ERがハイインピーダンスに維持される。従って、書き込みデータDと、読み出しデータSとが一致したとき、すなわち内部回路が正常に動作しているとき、外部端子・バーoeにHレベルの信号が出力される。
【0124】
また、書き込みデータDと、読み出しデータSとの一方がHレベル、他方がLレベルとなると、エラー検出回路22の出力信号ERはLレベルとなる。
すると、アップロード回路20aの出力端子レベルは強制的にLレベルとなり、NAND回路17bの出力信号はHレベル、インバータ回路20bの出力信号はLレベルとなり、NOR回路21の出力信号はHレベルとなる。
【0125】
従って、ノードN14はLレベルとなり、書き込みデータDと、読み出しデータSとが一致しないとき、すなわち内部回路が正常に動作していないとき、外部端子・バーoeにLレベルの信号が出力される。
【0126】
このような動作により、試験モード時には、図15に示す等価回路において、スイッチSWが導通し、スイッチ・バーSWが不導通となる。そして、エラー検出回路22に相当するEOR回路の出力信号のいずれか一つがLレベルとなると、外部端子・バーoeにLレベルのエラー検出信号ERが出力される。
【0127】
以上のようにこの試験回路では、入力信号・バーOEとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、入出力端子I/Oから入力データDinを入力して書き込み及び読み出し動作を行い、書き込みデータDと、読み出しデータSとが一致するか否かをエラー検出回路22で検出して、エラー検出信号ERを外部端子・バーoeに出力することができる。
【0128】
また、試験モードを解除すれば、入出力端子I/Oから書き込みデータD,バーDを入力し、読み出しデータS,バーSを入出力端子I/Oから出力することができる。
【0129】
この試験回路を搭載したメモリは、試験モードを設定することにより、入出力端子I/Oを入力端子として使用し、通常モードでは出力制御信号・バーOEを入力するための外部端子・バーoeを出力端子として使用することができるので、入力端子と出力端子とを独立させて動作試験を行うことができる。
【0130】
従って、その動作試験は、試験装置との間のケーブルによる遅延に関わらず、高周波数で行うことができるとともに、このような動作試験をパッケージング後に行うことができる。
(第三の実施の形態)
図17は、この発明を具体化した試験回路の第三の実施の形態を示す。この実施の形態は、試験モード時には隣接する二つの入出力端子I/Oの一方を入力データDinを入力するための入力端子として使用し、他方を読み出しデータの出力端子として使用するものである。
【0131】
試験モード設定回路11aは、二組の相補出力信号M1,バーM1,M2,バーM2を出力する。初期設定回路12は、前記実施の形態と同様である。
OEバッファ回路13aは、出力制御信号・バーOEと、試験モード信号・バーMが入力される。試験モード信号・バーMは、前記試験モード設定回路11aの出力信号・バーM1,バーM2のいずれがLレベルとなったときLレベルとなる信号である。
【0132】
そして、OEバッファ回路13aは試験モード信号・バーMがHレベルのとき、出力制御信号OE,バーOEを出力し、試験モード信号・バーMがLレベルのとき、Hレベルの出力制御信号OEと、Lレベルの出力制御信号・バーOEとを出力する。
【0133】
前記試験モード設定回路11aの出力信号M1,M2は、それぞれNOR回路24a,24bの一方の入力端子に入力される。前記NOR回路24a,24bの他方の入力端子には、前記OEバッファ回路13aから出力される出力制御信号・バーOEが入力される。
【0134】
前記NOR回路24a,24bの出力信号は、隣り合う入出力端子I/O、すなわち偶数番の入出力端子I/Oと、奇数番の入出力端子I/Oに接続される出力バッファ回路15にそれぞれ出力される。前記出力バッファ回路15は、NOR回路24a,24bの出力信号がHレベルとなったとき、活性化される。
【0135】
前記偶数番及び奇数番の入出力端子I/Oに入力される入力データDinは、共通の入力バッファ回路25に入力される。また、前記入力バッファ回路25には、前記試験モード設定回路11aの出力信号M1,M2が入力される。
【0136】
前記試験モード設定回路11aを図19(a)に従って説明する。試験設定検出回路18、データラッチ回路19a,19bは、図8において使用する回路と同様である。
【0137】
試験設定検出回路18の出力信号は、初段のデータラッチ回路19aにクロック信号として入力され、かつインバータ回路26aを介してクロック信号・バーCLKとして入力される。
【0138】
データラッチ回路19aの出力信号は、前記出力信号M1として出力され、インバータ回路26bを介して、前記出力信号・バーM1として出力される。
また、前記出力信号M1は、データラッチ回路19bにクロック信号CLKとして入力され、前記出力信号・バーMは、データラッチ回路19bにクロック信号・バーCLKとして入力される。
【0139】
データラッチ回路19bの出力信号は、クロック信号M2として出力され、インバータ回路26cを介してクロック信号・バーCLKとして出力される。
また、データラッチ回路19a,19bには、電源投入時に初期設定回路12からリセット信号RST,バーRSTが入力される。
【0140】
このように構成された試験モード設定回路11aは、図19(b)に示す出力信号M1,M2を出力する。すなわち、電源の投入時にはリセット信号RST,バーRSTにより、出力信号M1,M2はLレベルとなる。
【0141】
次いで、試験設定検出回路18に、試験モードを設定するための所定レベルの入力信号・バーOEが入力されて、試験設定検出回路18の出力信号がLレベルとなると、データラッチ回路19aの出力信号M1がHレベルとなり、データラッチ回路19bの出力信号M2はLレベルに維持される。
【0142】
次いで、試験設定検出回路18の出力信号が再度Lレベルとなると、データラッチ回路19aの出力信号M1がLレベルに反転し、そのLレベルの出力信号M1によりデータラッチ回路19bの出力信号M2がHレベルとなる。
【0143】
次いで、試験設定検出回路18の出力信号が再度Lレベルとなると、データラッチ回路19aの出力信号M1がHレベルに反転し、データラッチ回路19bの出力信号M2がHレベルに維持される。
【0144】
次いで、試験設定検出回路18の出力信号が再度Lレベルとなると、データラッチ回路19aの出力信号M1がLレベルに反転し、そのLレベルの出力信号M1によりデータラッチ回路19bの出力信号M2がLレベルに反転されて、初期状態に復帰する。そして、試験設定検出回路18の出力信号がLレベルとなる毎に、上記動作が繰り返される。
【0145】
このような動作により、出力信号M1,M2がともにLレベルとなると、通常モードが設定され、出力信号M1,M2のいずれか一方がHレベル、他方がLレベルとなると、試験モードが設定される。
【0146】
前記試験モード設定回路11aは、図20(a)に示す構成とすることもできる。この試験モード設定回路11aは、試験設定検出回路18の出力信号及びインバータ回路26aの出力信号が、データラッチ回路19a,19bにクロック信号CLK,バーCLKとして並列に入力される。
【0147】
インバータ回路26bの出力信号・バーM1がNAND回路27に入力され、そのNAND回路27の出力信号がインバータ回路26dを介してデータラッチ回路19bに入力される。そして、インバータ回路26cの出力信号・バーM2が前記NAND回路27に出力され、その他の構成は、図19(a)に示す試験モード検出回路と同様である。
【0148】
このように構成された試験モード設定回路11aは、図20(b)に示す出力信号M1,M2を出力し、試験設定検出回路18の出力信号がLレベルとなる毎に、図19(b)と同様な出力信号M1,M2を出力する。
【0149】
前記試験モード設定回路11aは、図21(a)に示す構成とすることもできる。この試験モード設定回路11aは、データラッチ回路19aの出力信号をデータラッチ回路19bに入力し、データラッチ回路19bの出力信号をインバータ回路26cを介してデータラッチ回路19aに入力する構成以外は、前記図20(a)と同様である。
【0150】
このように構成された試験モード設定回路11aは、試験設定検出回路18の出力信号がLレベルとなる毎に、図21(b)に示す出力信号M1,M2を出力する。
【0151】
前記入力バッファ回路25の具体的構成を図22に示す。偶数番の入出力端子I/Oと、奇数番の入出力端子I/Oからそれぞれ入力データDinが入力され、前記試験モード設定回路11aの出力信号M1,M2が入力される。
【0152】
このような構成により、試験モード設定回路M1,M2がともにLレベルのときは、偶数番及び奇数番の入力データDinが、偶数番及び奇数番の書き込みデータD,バーDとして出力される。
【0153】
試験モード設定回路M1がHレベル、同M2がLレベルのときは、奇数番の入力データDinのみが、偶数番の書き込みデータD,バーDとして出力される。このとき、奇数番の書き込みデータDはLレベル、同・バーDはHレベルに固定される。
【0154】
試験モード設定回路M1がLレベル、同M2がHレベルのときは、偶数番の入力データDinのみが、奇数番の書き込みデータD,バーDとして出力される。このとき、奇数番の書き込みデータDはLレベル、同・バーDはHレベルに固定される。
【0155】
図17に示す試験回路の等価回路を図18に示す。スイッチSW1は、試験モード設定回路の出力信号M1がHレベルのとき導通し、スイッチ・バーSW1は出力信号M1がLレベルのとき導通する。
【0156】
スイッチSW2は、試験モード設定回路の出力信号M2がHレベルのとき導通し、スイッチ・バーSW2は出力信号M2がLレベルのとき導通する。スイッチOEは、出力制御信号・バーOEに基づいて開閉される。
【0157】
このように構成された試験回路では、試験モード設定回路11aの出力信号M1,M2をともにLレベルとすると、NOR回路24a,24bから、出力制御信号・バーOEを反転させた信号が奇数番及び偶数番の出力バッファ回路15に出力される。この状態では、各出力バッファ回路15は、出力制御信号・バーOEに基づいて、読み出しモード時に活性化される。
【0158】
また、入力バッファ回路25は、奇数番の入出力端子I/Oに入力される入力データDinと、偶数番の入出力端子I/Oに入力される入力データDinとをそれぞれ書き込みデータD,バーDとして出力する。
【0159】
従って、この状態では、図18に示す等価回路において、スイッチSW1,SW2が不導通となり、スイッチ・バーSW1,バーSW2が導通し、スイッチOEが出力制御信号に基づいて開閉される状態となって、通常の書き込み及び読み出し動作が可能となる。
【0160】
試験モード設定回路11aの出力信号M1をHレベル、同M2をLレベルとすると、NOR回路24aの出力信号はLレベルとなって、偶数番の入出力端子I/Oに接続される出力バッファ回路15が不活性化される。
【0161】
また、NOR回路24bの出力信号は、出力制御信号・バーOEの反転信号を出力し、奇数番の入出力端子I/Oに接続される出力バッファ回路15が読み出しモード時に活性化される。
【0162】
入力バッファ回路25は、偶数番の入出力端子I/Oに入力された書き込みデータDinを奇数番の書き込みデータD,バーDとして内部回路に出力する。
従って、このモードでは、偶数番の入出力端子I/Oに入力された書き込みデータDinに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータSとして読みだされ、奇数番の出力バッファ回路15から出力される。
【0163】
このとき、図18に示す等価回路において、スイッチSW1,バーSW2は導通し、スイッチ・バーSW1,SW2は不導通となる。
試験モード設定回路11aの出力信号M1をLレベル、同M2をHレベルとすると、NOR回路24bの出力信号はLレベルとなって、奇数番の入出力端子I/Oに接続される出力バッファ回路15が不活性化される。
【0164】
また、NOR回路24aの出力信号は、出力制御信号・バーOEの反転信号を出力し、偶数番の入出力端子I/Oに接続される出力バッファ回路15が読み出しモード時に活性化される。
【0165】
入力バッファ回路25は、奇数番の入出力端子I/Oに入力された書き込みデータDinを偶数番の書き込みデータD,バーDとして内部回路に出力する。
従って、このモードでは、奇数番の入出力端子I/Oに入力された書き込みデータDinに基づいて書き込み動作が行われ、その書き込み動作により書き込まれたデータが、続いて行われる読み出し動作により読み出しデータSとして読みだされ、偶数番の出力バッファ回路15から出力される。
【0166】
このとき、図18に示す等価回路において、スイッチSW1,バーSW2は不導通となり、スイッチ・バーSW1,SW2は導通する。
試験モード設定回路11aの出力信号M1,M2がともにHレベルとなるときは、入力バッファ回路25及び出力バッファ回路15はともに不活性化されて、書き込み及び読み出し動作が不能となる。
【0167】
以上のようにこの試験回路では、入力信号・バーOEとして、所定の高電位を供給することにより、試験モードを設定することができる。試験モードを設定すれば、奇数番の入出力端子と、偶数番の入出力端子との一方を入力端子とし、他方を出力端子として内部回路の動作試験を行うことができる。従って、前記実施の形態とどうような作用効果を得ることができる。
(第四の実施の形態)
図23は、この発明を具体化した試験回路の第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態に、以下に示す構成を付加したものである。
【0168】
前記試験モード設定回路11aの出力信号M,バーMは、NOR回路24cに入力され、そのNOR回路24cの出力信号は、スイッチ回路28a〜28dに入力されるとともに、インバータ回路26eを介してスイッチ回路28a〜28dに入力される。
【0169】
前記スイッチ回路28a,28dは、NOR回路24cの出力信号がLレベルとなったとき導通し、前記スイッチ回路28b,28cは、NOR回路24cの出力信号がHレベルとなったとき導通する。
【0170】
エラー検出回路22は、前記第二の実施の形態で使用したものと同一構成であり、各入出力端子I/O毎に設けられ、各入出力端子I/O毎の書き込みデータDと、読み出しデータSとが入力される。
【0171】
前記エラー検出回路22の出力信号ERは、前記スイッチ回路28a,28bを介して出力バッファ回路15に入力される。
各入出力端子I/O毎の読み出しデータSは、それぞれスイッチ回路28b,28cを介して、出力バッファ回路15に入力される。
【0172】
前記NOR回路24cの出力信号は、前記エラー検出回路22に試験モード設定信号・バーMとして入力される。また、NOR回路24cの出力信号は、アップロード用回路26gに入力され、そのアップロード用回路26gの出力信号は、前記スイッチ回路28a,28bを介して前記出力バッファ回路15に入力される。
【0173】
なお、アップロード用回路26gの負荷駆動能力は、エラー検出回路22の出力段の負荷駆動能力に比して十分に小さいものとし、両者の出力論理が異なる場合には、強制的にエラー検出回路22の出力信号がスイッチ回路28a,28dに出力される。
【0174】
この試験回路の等価回路を図24に示す。スイッチ回路SW1,バーSW1,SW2,バーSW2,OEの動作は、前記第三の実施の形態と同様である。ENOR回路は、エラー検出回路に相当する。
【0175】
このように構成された試験回路では、試験モード設定回路11aの出力信号M1,M2がともにLレベルとなって通常モードが設定されると、NOR回路24cの出力信号はHレベルとなる。
【0176】
すると、スイッチ回路28a,28bは不導通となり、スイッチ回路28b,28cは導通する。また、エラー検出回路22は不活性状態となり、その出力信号ERはハイインピーダンスとなる。
【0177】
従って、この状態では各入出力端子I/Oに入力された入力データDinが入力バッファ回路25を介して書き込みデータD,バーDとして内部回路に入力され、内部回路から読みだされた読み出しデータSが、出力バッファ回路15を介して各入出力端子I/Oから出力される。
【0178】
試験モード設定回路11aの出力信号M1,M2の一方がHレベル、他方がLレベルとなって試験モードが設定されると、NOR回路24cの出力信号がLレベルとなって、スイッチ回路28a,28dが導通し、スイッチ回路28b,28cが不導通となる。また、アップロード用回路26gの出力信号はHレベルとなる。
【0179】
試験モード時には、例えば奇数番の入出力端子I/Oに入力された入力データDinは、入力バッファ回路25を介して隣り合う偶数番の入出力端子I/Oに対応する書き込みデータD,バーDとして内部回路に出力され、その書き込みデータDと、その書き込みデータDを読みだした読み出しデータSが、エラー検出回路22に出力される。
【0180】
エラー検出回路22は、入力された書き込みデータDと読み出しデータSとが一致する場合は、ハイインピーダンスの出力信号ERを信号するため、奇数番の入出力端子I/Oから出力される信号はHレベルとなる。
【0181】
エラー検出回路22に入力された書き込みデータDと読み出しデータSとが一致しない場合は、出力信号ERはLレベルとなるため、奇数番の入出力端子I/Oから出力される信号はLレベルとなる。
【0182】
以上のようにこの試験回路では、試験モードを設定すれば、奇数番及び偶数番の一方の入出力端子I/Oから入力データDinを入力して書き込み及び読み出し動作を行い、書き込みデータDと、読み出しデータSとが一致するか否かをエラー検出回路22で検出して、エラー検出信号ERを奇数番及び偶数番の他方の入出力端子I/Oから出力することができる。従って、前記実施の形態と同様な作用効果を得ることができる。
【0183】
なお、前記各実施の形態では、出力制御信号・バーOEを入力するための外部端子・バーoeから所定の電位を供給して、試験モードを設定する構成としたが、その他の外部端子を利用することもできる。
【0184】
【発明の効果】
以上詳述したように、この発明は、入力信号の入力と、出力信号の出力とを共通の端子で行う入出力端子を備えた半導体集積回路装置のパッケージング後の動作試験を十分に行うことができる。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】第一の実施の形態を示すブロック図である。
【図3】第一の実施の形態の等価回路図である。
【図4】試験モード設定回路を示す回路図である。
【図5】試験モード設定回路を示す回路図である。
【図6】初期設定回路を示す回路図である。
【図7】入力バッファ回路を示す回路図である。
【図8】試験モード設定回路を示す回路図である。
【図9】試験設定検出回路を示す回路図である。
【図10】試験設定検出回路を示す回路図である。
【図11】試験設定検出回路を示す回路図である。
【図12】データラッチ回路を示す回路図である。
【図13】データラッチ回路を示す回路図である。
【図14】第二の実施の形態を示すブロック図である。
【図15】第二の実施の形態の等価回路図である。
【図16】エラー検出回路を示す回路図である。
【図17】第三の実施の形態を示すブロック図である。
【図18】第三の実施の形態の等価回路図である。
【図19】試験モード設定回路を示す回路図である。
【図20】試験モード設定回路を示す回路図である。
【図21】試験モード設定回路を示す回路図である。
【図22】入力バッファ回路を示す回路図である。
【図23】第四の実施の形態を示すブロック図である。
【図24】第四の実施の形態の等価回路図である。
【図25】従来の動作試験の構成図である。
【図26】従来の動作試験の信号波形図である。
【図27】従来の動作試験の別の構成図である。
【符号の説明】
31,34 入力バッファ回路
32 出力バッファ回路
33 内部回路
34 L ビット線
35 試験回路
I/O 入出力端子
バーoe 制御信号入力端子
Claims (6)
- 複数の入出力端子にそれぞれ入力バッファ回路と出力バッファ回路を接続し、複数の入力データを前記入出力端子及び入力バッファ回路を介して内部回路へ入力し、前記内部回路からの複数の出力データを前記出力バッファ回路及び前記入出力端子を介して出力し、前記内部回路と、前記入力バッファ回路及び出力バッファ回路との少なくともいずれかを制御する制御信号を、制御信号入力端子から入力バッファ回路を介して入力する半導体集積回路装置であって、
前記制御信号入力端子に入力される設定信号に基づいて、前記入出力端子及び制御信号入力端子のうち、少なくともいずれかの端子から入力データを入力し、前記入出力端子及び制御信号入力端子のうち、入力データを入力する端子以外の端子から前記出力データを出力するように、前記入力バッファ回路及び出力バッファ回路を制御する試験回路を備えたことを特徴とする半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて試験モード信号を出力する試験モード設定回路と、
前記試験モード信号に基づいて、前記制御信号入力端子に入力される入力データを内部回路に出力するバッファ回路と、
前記試験モード信号に基づいて、その動作を停止して、前記入出力端子を出力専用端子とする入力バッファ回路と
から構成したことを特徴とする請求項1記載の半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて、試験モード信号を出力する試験モード設定回路と、
前記試験モード信号に基づいて、前記入出力端子に入力される入力データを内部回路に出力する入力バッファ回路と、
前記試験モード信号に基づいて、前記出力データを前記制御信号入力端子に出力する出力バッファ回路と
から構成したことを特徴とする請求項1記載の半導体集積回路装置。 - 前記出力バッファ回路は、
前記設定信号に基づいて、入力データと出力データとが一致するか否かを検出するエラー検出回路を備えることを特徴とする請求項3記載の半導体集積回路装置。 - 前記試験回路は、
前記設定信号に基づいて、隣合う二つの入出力端子の一方から入力される入力データを他方の入出力端子からの入力データとして内部回路に出力する入力バッファ回路と、
前記一方の入出力端子に接続されて、前記設定信号に基づいて不活性化される出力バッファ回路と、
前記他方の入出力端子に接続されて、前記設定信号に基づいて活性化されて、内部回路の出力データを出力する出力バッファ回路と
から構成したことを特徴とする請求項1記載の半導体集積回路装置。 - 前記活性化される出力バッファ回路は、
前記設定信号に基づいて、入力データと出力データとが一致するか否かを検出するエラー検出回路を備えることを特徴とする請求項5記載の半導体集積回路装置。
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