JPS6314498B2 - - Google Patents
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- JPS6314498B2 JPS6314498B2 JP56145320A JP14532081A JPS6314498B2 JP S6314498 B2 JPS6314498 B2 JP S6314498B2 JP 56145320 A JP56145320 A JP 56145320A JP 14532081 A JP14532081 A JP 14532081A JP S6314498 B2 JPS6314498 B2 JP S6314498B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
-
- C—CHEMISTRY; METALLURGY
- C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
- C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
- C09K13/00—Etching, surface-brightening or pickling compositions
Landscapes
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Description
本発明はポリイミドを層間絶縁膜に用いる多層
配線の形成方法に係り、特に該多層配線に於ける
ポリイミド層間絶縁膜の形成方法に関する。 例えば多層配線構造の半導体装置に於いては、
上層配線を形成する面の平坦化を図つて、上層配
線の変形や亀裂を防止し、製造歩留まりや信頼性
を向上せしめるために、層間絶縁膜をポリイミド
層で形成する多層配線構造が多用される。 上記半導体装置に於ける多層配線構造を形成す
るに際しては、例えば第１図ａに示すように、通
常プロセスを経て半導体基体１内に拡散領域２
が、又半導体基体１上に二酸化シリコン（SiO2）
等の下層絶縁膜３が形成され、更に該下層絶縁膜
３に前記拡散領域２面を表出する電極窓４が形成
され、更に又該下層絶縁膜３上に前記電極窓４を
介して拡散領域に接するアルミニウム（Al）等
の下層配線５が形成されてなる被処理基体が用い
られる。そして従来の方法に於ては、先ず該被写
処理基板上にポリアミド層をスピン・コートし、
所定のステツプキユアを行つて、第１図ｂに示す
ように被処理基体面の全域上を覆い且つ下層配線
５の上部で１〔μｍ〕程度の厚さを有するポリイ
ミド層６からなる層間絶縁膜を形成する。次いで
第１図ｃに示すようにポリイミド層６上に配線接
続窓形成領域面を表出する開口、すなわち、エツ
チング窓７を有するレジスト膜８を形成し、ヒド
ラジン等からなるポリイミド・エツチング液によ
り選択エツチングを行つて、該ポリイミド層６に
下層配線５の上面を表出する配線接続窓９を形成
する。そして次いで通常の配線形成方法に従つ
て、第１図ｄに示すように上記ポリイミド層６か
らなる層間絶縁膜上に、配線接続窓９に於て下層
配線５に接する例えばAl等の上層配線１０の形
成がなされていた。 然し上記従来方法に於ては、第１図ｃに示すよ
うに、ポリイミド層６に配線接続窓９をエツチン
グ形成する際に、レジスト膜８のエツチング窓７
と下層配線５との間に位置ずれがあると、エツチ
ング窓７内に下層配線５に隣接する領域のポリイ
ミド層６が表出し、該領域のポリイミド層６にオ
ーバ・エツチング部１１が形成され、そのため該
領域に面した下層配線５の縁部には鋭利な角１２
を持つた段差部１３が形成される。そのため該従
来方法に於ては、第１図ｄに示すようにポリイミ
ド層６上に、該配線接続窓９に於て下層配線５に
接する上層配線１０を形成した際に、配線接続窓
９部の上層配線１０に、下層配線５の鋭利な角１
２を起点とする亀裂１４が発生しがちで、上層配
線１０の品質が低下するという問題がある。その
ため従来は上記位置ずれを防止する手段として、
下層配線５に於ける配線接続領域に通常の配線幅
の例えば三倍程度の一辺を有する配線接続パツド
を形成していたが、該手段は半導体装置の集積度
を低下せしめるという欠点があつた。 本発明は上記問題点を除去する目的で、ポリイ
ミド層間絶縁膜の配線接続窓と下層配線との間に
位置ずれがあつても、該配線接続窓部に於て上層
配線の品質が低下せしめられることのない、ポリ
イミド層間絶縁膜の形成方法を提供する。 即ち本発明はポリイミドを層間絶縁膜に用いる
多層配線の形成方法に於て、下層配線間の凹部を
下層配線と同じ厚さを有する第一のポリイミド層
で埋める工程と、該第一のポリイミド層の上面に
１×1014〔原子／cm2〕以上のドーズ量でイオン種
を注入することにより該上面にポリイミドのエツ
チング液に対する耐性を付与する工程と、該第一
のポリイミド層および下層配線上を覆う第二のポ
リイミド層を形成する工程と、該第二のポリイミ
ド層上に該下層配線の所定位置に対応する開口が
設けられたレジスト層を形成する工程と、該開口
内に露出している該第二のポリイミド層を該エツ
チング液を用いて除去することにより配線接続窓
を形成する工程と、該第２のポリイミド層上に前
記配線接続窓に於て下層配線に接する上層配線を
形成する工程とを有することを特徴とする。 以下本発明を実施例について、第２図ａ及至ｇ
に示す一実施例の工程断面図、及び第３図に示す
一実施例に於けるポリイミド層のイオン・ドーズ
量とエツチング・レートの関係図を用いて詳細に
説明する。 本発明の方法により例えばバイポーラ型半導体
装置に於ける多層配線を形成するに際しては、第
２図ａに示すように通常のプロセスを経て半導体
基体例えばシリコン・エピタキシヤル層２１内に
ベース拡散領域２２、エミツタ拡散領域２３等
が、又シリコン・エピタキシヤル層２１上に
SiO2下層絶縁膜２４がそれぞれ形成され、更に
SiO2下層絶縁膜２４にベース拡散領域２２、エ
ミツタ拡散領域２３等に対する電極窓２５及び２
６等が形成され、更に又該SiO2下層絶縁膜２４
上に前記電極窓２５及び２６等に於てそれぞれベ
ース拡散領域２２及びエミツタ拡散領域２３等に
接続する下層Al配線２７ａ，２７ｂが形成され
てなる被処理基体を用いる。そして先ず第２図ｂ
に示すように、該被処理基体上に下層Al配線２
７ａ，２７ｂ等を完全に埋める厚さの第１のポリ
イミド層２８を、ポリアミド層のスピン・コーテ
イング及び所定のステツプ・キユア工程を経て形
成する。次いで例えば通常の酸素（O2）プラズ
マ処理等により第２図ｃに示すように、下層Al
配線２７ａ，２７ｂ等に於ける上層配線の接続領
域上面が完全に表出するまで第１のポリイミド層
２８を上面から順次除去する。なおこの時点に於
て下層配線２７ａ，２７ｂ等の間に形成されてい
た凹部は第１のポリイミド層２８によつて平坦に
埋められる。次いで該被処理基体の上面に例えば
100〔KeV〕程度の加速エネルギーでドーズ量１
×1015〔原子／cm2〕程度の二弗化硼素イオン
（BF2 +）を注入し、第２図ｄに示すように第１の
ポリイミド層２８の上面部にBF2 +の高濃度注入
領域２９を形成する。なおこの際下層Al配線２
７ａ，２７ｂ等の上面部にも極めて浅いBF2 +注
入領域２９′が形成されるが、配線表面の品質が
低下することはない。次いで通常のポリアミド層
のスピン・コーテイング及び所定のステツプ・キ
ユア工程を経て、第２図ｅに示すように第１のボ
リイミド層２８及び下層Al配線２７ａ，２７ｂ
等の上部に例えば１〔μｍ〕程度の厚さの第２の
ポリイミド層３０を形成する。次いで第２図ｆに
示すように第２のポリイミド層３０上に例えば、
所望の下層配線２７ｂに対する配線接続窓形成領
域面を表出するエツチング窓３１を有するゴム系
のネガ・レジスト膜３２を、通常のフオト・プロ
セスを用いて形成し、次いで該フオト・レジスト
膜３２をマスクとして、ヒドラジン等からなるポ
リイミド・エツチング液を用いる通常のウエツ
ト・エツチング法により第２のポリイミド層３０
の選択エツチングを行つて、該第２のポリイミド
層３０に下層Al配線２７ｂの上面を表出する配
線接続窓３３を形成する。なお此の際図に示すよ
うに、配線接続窓３３と下層Al配線２７ｂとの
間に位置ずれｙがあつた場合でも、該領域ｙに表
出する第１のポリイミド層２８の上面部には、該
エツチングに対して極めて耐性の高いBF2 +高濃
度注入領域２９が形成されているので、該領域に
オーバ・エツチングによる凹部が形成されること
がない。次いで通常の方法即ち蒸着或るいはスパ
ツタリング及び選択エツチング等の手段を用い
て、第２図ｇに示すように、第２のポリイミド層
３２上にその配線接続窓３３部に於て下層Al配
線２７ｂに接する上層配線例えば上層Al配線３
４を形成する。なお本発明の方法に於ては、前述
したように配線接続窓３３と下層Al配線２７ｂ
との間の位置ずれによつて、配線接続窓３３内に
表出せしめられた第１のポリイミド層２８と下層
Al配線２７ｂの上面との間には段差が形成され
ることがない。従つて配線接続部３３部に於て、
上層Al配線３４に亀裂等の欠陥が生ずることが
ない。 第３図は第１のポリイミド層に対する二弗化硼
素イオン（BF2 +）のドーズ量Ｄと、該ポリイミ
ド層のヒドラジン系エツチング液に対するエツチ
ング・レートＥとの関係を示したもので、BF2 +
が１×1014〔atm／cm2〕以上ドーズされたポリイ
ミド層は、該エツチング液に殆んど溶解されない
ことがわかる。なおエツチング条件は35〔℃〕５
〔分〕である。又ドーズするイオン種はBF2 +に限
らず、他のイオン種を用いた場合には１×1014
〔atm／cm2〕以上のイオン種をドーズすることに
より、次表に示すように上記実施例と同様の効果
が得られる。なおエツチング条件は前記実施例と
同じである。
配線の形成方法に係り、特に該多層配線に於ける
ポリイミド層間絶縁膜の形成方法に関する。 例えば多層配線構造の半導体装置に於いては、
上層配線を形成する面の平坦化を図つて、上層配
線の変形や亀裂を防止し、製造歩留まりや信頼性
を向上せしめるために、層間絶縁膜をポリイミド
層で形成する多層配線構造が多用される。 上記半導体装置に於ける多層配線構造を形成す
るに際しては、例えば第１図ａに示すように、通
常プロセスを経て半導体基体１内に拡散領域２
が、又半導体基体１上に二酸化シリコン（SiO2）
等の下層絶縁膜３が形成され、更に該下層絶縁膜
３に前記拡散領域２面を表出する電極窓４が形成
され、更に又該下層絶縁膜３上に前記電極窓４を
介して拡散領域に接するアルミニウム（Al）等
の下層配線５が形成されてなる被処理基体が用い
られる。そして従来の方法に於ては、先ず該被写
処理基板上にポリアミド層をスピン・コートし、
所定のステツプキユアを行つて、第１図ｂに示す
ように被処理基体面の全域上を覆い且つ下層配線
５の上部で１〔μｍ〕程度の厚さを有するポリイ
ミド層６からなる層間絶縁膜を形成する。次いで
第１図ｃに示すようにポリイミド層６上に配線接
続窓形成領域面を表出する開口、すなわち、エツ
チング窓７を有するレジスト膜８を形成し、ヒド
ラジン等からなるポリイミド・エツチング液によ
り選択エツチングを行つて、該ポリイミド層６に
下層配線５の上面を表出する配線接続窓９を形成
する。そして次いで通常の配線形成方法に従つ
て、第１図ｄに示すように上記ポリイミド層６か
らなる層間絶縁膜上に、配線接続窓９に於て下層
配線５に接する例えばAl等の上層配線１０の形
成がなされていた。 然し上記従来方法に於ては、第１図ｃに示すよ
うに、ポリイミド層６に配線接続窓９をエツチン
グ形成する際に、レジスト膜８のエツチング窓７
と下層配線５との間に位置ずれがあると、エツチ
ング窓７内に下層配線５に隣接する領域のポリイ
ミド層６が表出し、該領域のポリイミド層６にオ
ーバ・エツチング部１１が形成され、そのため該
領域に面した下層配線５の縁部には鋭利な角１２
を持つた段差部１３が形成される。そのため該従
来方法に於ては、第１図ｄに示すようにポリイミ
ド層６上に、該配線接続窓９に於て下層配線５に
接する上層配線１０を形成した際に、配線接続窓
９部の上層配線１０に、下層配線５の鋭利な角１
２を起点とする亀裂１４が発生しがちで、上層配
線１０の品質が低下するという問題がある。その
ため従来は上記位置ずれを防止する手段として、
下層配線５に於ける配線接続領域に通常の配線幅
の例えば三倍程度の一辺を有する配線接続パツド
を形成していたが、該手段は半導体装置の集積度
を低下せしめるという欠点があつた。 本発明は上記問題点を除去する目的で、ポリイ
ミド層間絶縁膜の配線接続窓と下層配線との間に
位置ずれがあつても、該配線接続窓部に於て上層
配線の品質が低下せしめられることのない、ポリ
イミド層間絶縁膜の形成方法を提供する。 即ち本発明はポリイミドを層間絶縁膜に用いる
多層配線の形成方法に於て、下層配線間の凹部を
下層配線と同じ厚さを有する第一のポリイミド層
で埋める工程と、該第一のポリイミド層の上面に
１×1014〔原子／cm2〕以上のドーズ量でイオン種
を注入することにより該上面にポリイミドのエツ
チング液に対する耐性を付与する工程と、該第一
のポリイミド層および下層配線上を覆う第二のポ
リイミド層を形成する工程と、該第二のポリイミ
ド層上に該下層配線の所定位置に対応する開口が
設けられたレジスト層を形成する工程と、該開口
内に露出している該第二のポリイミド層を該エツ
チング液を用いて除去することにより配線接続窓
を形成する工程と、該第２のポリイミド層上に前
記配線接続窓に於て下層配線に接する上層配線を
形成する工程とを有することを特徴とする。 以下本発明を実施例について、第２図ａ及至ｇ
に示す一実施例の工程断面図、及び第３図に示す
一実施例に於けるポリイミド層のイオン・ドーズ
量とエツチング・レートの関係図を用いて詳細に
説明する。 本発明の方法により例えばバイポーラ型半導体
装置に於ける多層配線を形成するに際しては、第
２図ａに示すように通常のプロセスを経て半導体
基体例えばシリコン・エピタキシヤル層２１内に
ベース拡散領域２２、エミツタ拡散領域２３等
が、又シリコン・エピタキシヤル層２１上に
SiO2下層絶縁膜２４がそれぞれ形成され、更に
SiO2下層絶縁膜２４にベース拡散領域２２、エ
ミツタ拡散領域２３等に対する電極窓２５及び２
６等が形成され、更に又該SiO2下層絶縁膜２４
上に前記電極窓２５及び２６等に於てそれぞれベ
ース拡散領域２２及びエミツタ拡散領域２３等に
接続する下層Al配線２７ａ，２７ｂが形成され
てなる被処理基体を用いる。そして先ず第２図ｂ
に示すように、該被処理基体上に下層Al配線２
７ａ，２７ｂ等を完全に埋める厚さの第１のポリ
イミド層２８を、ポリアミド層のスピン・コーテ
イング及び所定のステツプ・キユア工程を経て形
成する。次いで例えば通常の酸素（O2）プラズ
マ処理等により第２図ｃに示すように、下層Al
配線２７ａ，２７ｂ等に於ける上層配線の接続領
域上面が完全に表出するまで第１のポリイミド層
２８を上面から順次除去する。なおこの時点に於
て下層配線２７ａ，２７ｂ等の間に形成されてい
た凹部は第１のポリイミド層２８によつて平坦に
埋められる。次いで該被処理基体の上面に例えば
100〔KeV〕程度の加速エネルギーでドーズ量１
×1015〔原子／cm2〕程度の二弗化硼素イオン
（BF2 +）を注入し、第２図ｄに示すように第１の
ポリイミド層２８の上面部にBF2 +の高濃度注入
領域２９を形成する。なおこの際下層Al配線２
７ａ，２７ｂ等の上面部にも極めて浅いBF2 +注
入領域２９′が形成されるが、配線表面の品質が
低下することはない。次いで通常のポリアミド層
のスピン・コーテイング及び所定のステツプ・キ
ユア工程を経て、第２図ｅに示すように第１のボ
リイミド層２８及び下層Al配線２７ａ，２７ｂ
等の上部に例えば１〔μｍ〕程度の厚さの第２の
ポリイミド層３０を形成する。次いで第２図ｆに
示すように第２のポリイミド層３０上に例えば、
所望の下層配線２７ｂに対する配線接続窓形成領
域面を表出するエツチング窓３１を有するゴム系
のネガ・レジスト膜３２を、通常のフオト・プロ
セスを用いて形成し、次いで該フオト・レジスト
膜３２をマスクとして、ヒドラジン等からなるポ
リイミド・エツチング液を用いる通常のウエツ
ト・エツチング法により第２のポリイミド層３０
の選択エツチングを行つて、該第２のポリイミド
層３０に下層Al配線２７ｂの上面を表出する配
線接続窓３３を形成する。なお此の際図に示すよ
うに、配線接続窓３３と下層Al配線２７ｂとの
間に位置ずれｙがあつた場合でも、該領域ｙに表
出する第１のポリイミド層２８の上面部には、該
エツチングに対して極めて耐性の高いBF2 +高濃
度注入領域２９が形成されているので、該領域に
オーバ・エツチングによる凹部が形成されること
がない。次いで通常の方法即ち蒸着或るいはスパ
ツタリング及び選択エツチング等の手段を用い
て、第２図ｇに示すように、第２のポリイミド層
３２上にその配線接続窓３３部に於て下層Al配
線２７ｂに接する上層配線例えば上層Al配線３
４を形成する。なお本発明の方法に於ては、前述
したように配線接続窓３３と下層Al配線２７ｂ
との間の位置ずれによつて、配線接続窓３３内に
表出せしめられた第１のポリイミド層２８と下層
Al配線２７ｂの上面との間には段差が形成され
ることがない。従つて配線接続部３３部に於て、
上層Al配線３４に亀裂等の欠陥が生ずることが
ない。 第３図は第１のポリイミド層に対する二弗化硼
素イオン（BF2 +）のドーズ量Ｄと、該ポリイミ
ド層のヒドラジン系エツチング液に対するエツチ
ング・レートＥとの関係を示したもので、BF2 +
が１×1014〔atm／cm2〕以上ドーズされたポリイ
ミド層は、該エツチング液に殆んど溶解されない
ことがわかる。なおエツチング条件は35〔℃〕５
〔分〕である。又ドーズするイオン種はBF2 +に限
らず、他のイオン種を用いた場合には１×1014
〔atm／cm2〕以上のイオン種をドーズすることに
より、次表に示すように上記実施例と同様の効果
が得られる。なおエツチング条件は前記実施例と
同じである。
【表】
上記イオン注入によつて第一のポリイミド層の
表面にエツチング液に対する耐性を付与する方法
は、ポリアミド層のスピン・コーテイング後に行
われるステツプ・キユアを低温・短時間で行うこ
とを可能にする。その結果、ポリイミド層が形成
される際の収縮が小さくなり、この収縮によつて
前記下層A1配線２７ａ，２７ｂ等のアルミニウ
ム配線に印加されるストレスが軽減され、いわゆ
るストレスマイグレーシヨンによるアルミニウム
配線の断線が防止可能となる。 以上説明したように本発明によれば、ポリイミ
ドを層間絶縁膜として用いる多層配線を形成する
際に、層間絶縁膜に形成した配線接続窓と下層間
線との間に位置ずれがあつた場合にも、配線接続
窓内に表出する下層配線とそれに隣接するポリイ
ミド層の上面に段差が形成されることがない。従
つて配線接続窓部に於ける上層配線の品質が確保
されるので、特に下層配線に大面積の配線接続パ
ツドを設ける必要がなく、半導体素子等の集積度
の向上が図れる。また、ポリイミド層のステツ
プ・キユアを低温・短時間にすることにより、ス
トレスマイグレーシヨンによるアルミニウム配線
の断線が防止可能となる。 なお本発明は三層以上の多層配線にも適用さ
れ、又各層の配線材料はアルミニウム以外でも勿
論さしつかえない。
表面にエツチング液に対する耐性を付与する方法
は、ポリアミド層のスピン・コーテイング後に行
われるステツプ・キユアを低温・短時間で行うこ
とを可能にする。その結果、ポリイミド層が形成
される際の収縮が小さくなり、この収縮によつて
前記下層A1配線２７ａ，２７ｂ等のアルミニウ
ム配線に印加されるストレスが軽減され、いわゆ
るストレスマイグレーシヨンによるアルミニウム
配線の断線が防止可能となる。 以上説明したように本発明によれば、ポリイミ
ドを層間絶縁膜として用いる多層配線を形成する
際に、層間絶縁膜に形成した配線接続窓と下層間
線との間に位置ずれがあつた場合にも、配線接続
窓内に表出する下層配線とそれに隣接するポリイ
ミド層の上面に段差が形成されることがない。従
つて配線接続窓部に於ける上層配線の品質が確保
されるので、特に下層配線に大面積の配線接続パ
ツドを設ける必要がなく、半導体素子等の集積度
の向上が図れる。また、ポリイミド層のステツ
プ・キユアを低温・短時間にすることにより、ス
トレスマイグレーシヨンによるアルミニウム配線
の断線が防止可能となる。 なお本発明は三層以上の多層配線にも適用さ
れ、又各層の配線材料はアルミニウム以外でも勿
論さしつかえない。
第１図ａ乃至ｄは従来方法の工程断面図、第２
図ａ乃至ｇは本発明の方法の工程断面図で、第３
図はポリイミド層に於けるイオン・ドーズ量とエ
ツチング・レートの関係図である。 図に於て、２４は下層二酸化シリコン絶縁膜、
２７ａ，２７ｂは下層アルミニウム配線、２８は
第１のポリイミド層、２９は高濃度二弗化硼素注
入領域、３０は第２のポリイミド層、３１はエツ
チング窓、３２はネガ・レジスト膜、３３は配線
接続窓、３４は上層アルミニウム配線、ｙは位置
ずれ、Ｄはイオン種ドーズ量、Ｅはエツチング・
レートを示す。
図ａ乃至ｇは本発明の方法の工程断面図で、第３
図はポリイミド層に於けるイオン・ドーズ量とエ
ツチング・レートの関係図である。 図に於て、２４は下層二酸化シリコン絶縁膜、
２７ａ，２７ｂは下層アルミニウム配線、２８は
第１のポリイミド層、２９は高濃度二弗化硼素注
入領域、３０は第２のポリイミド層、３１はエツ
チング窓、３２はネガ・レジスト膜、３３は配線
接続窓、３４は上層アルミニウム配線、ｙは位置
ずれ、Ｄはイオン種ドーズ量、Ｅはエツチング・
レートを示す。
Claims (1)
- 【特許請求の範囲】 １ ポリイミドを層間絶縁膜に用いる多層配線の
形成方法において、下層配線間の凹部を該下層配
線と同じ厚さを有する第一のポリイミド層で埋め
る工程と、該第一のポリイミド層の上面に１×
1014〔原子／cm2〕以上のドーズ量でイオン種を注
入することにより該上面にポリイミドのエツチン
グ液に対する耐性を付与する工程と、該第一のポ
リイミド層及び下層配線上を覆う第二のポリイミ
ド層を形成する工程と、該第二のポリイミド層上
に該下層配線の所定位置に対応する開口が設けら
れたレジスト層を形成する工程と、該開口内に露
出している該第二のポリイミド層を該エツチング
液を用いて除去することにより配線接続窓を形成
する工程と、該第二のポリイミド層上に該配線接
続窓において該下層配線に接する上層配線を形成
する工程とを有することを特徴とする多層配線形
成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14532081A JPS5846652A (ja) | 1981-09-14 | 1981-09-14 | 多層配線形成方法 |
| DE8282304831T DE3279358D1 (en) | 1981-09-14 | 1982-09-14 | Etching polyimide resin layers and method of manufacturing a semiconductor device having a layer of polyimide resin |
| EP19820304831 EP0074845B1 (en) | 1981-09-14 | 1982-09-14 | Etching polyimide resin layers and method of manufacturing a semiconductor device having a layer of polyimide resin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14532081A JPS5846652A (ja) | 1981-09-14 | 1981-09-14 | 多層配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846652A JPS5846652A (ja) | 1983-03-18 |
| JPS6314498B2 true JPS6314498B2 (ja) | 1988-03-31 |
Family
ID=15382428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14532081A Granted JPS5846652A (ja) | 1981-09-14 | 1981-09-14 | 多層配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0074845B1 (ja) |
| JP (1) | JPS5846652A (ja) |
| DE (1) | DE3279358D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045057A (ja) * | 1983-08-23 | 1985-03-11 | Toshiba Corp | 固体撮像装置の製造方法 |
| US4639290A (en) * | 1985-12-09 | 1987-01-27 | Hughes Aircraft Company | Methods for selectively removing adhesives from polyimide substrates |
| JPH04130619A (ja) * | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2723051B2 (ja) * | 1994-08-30 | 1998-03-09 | 日本電気株式会社 | 半導体装置 |
| GB2336715B (en) * | 1998-04-24 | 2000-03-15 | United Microelectronics Corp | Dual damascene structure and its manufacturing method |
| EP2463668A2 (en) | 2004-06-21 | 2012-06-13 | Capres A/S | A method and an apparatus for testing electrical properties |
| WO2005124371A1 (en) | 2004-06-21 | 2005-12-29 | Capres A/S | A method for providing alignment of a probe |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141964A (ja) * | 1974-10-07 | 1976-04-08 | Nippon Electric Co | |
| JPS5258384A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Formation of high molecular resin film |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4068018A (en) * | 1974-09-19 | 1978-01-10 | Nippon Electric Co., Ltd. | Process for preparing a mask for use in manufacturing a semiconductor device |
| US4158141A (en) * | 1978-06-21 | 1979-06-12 | Hughes Aircraft Company | Process for channeling ion beams |
| JPS56115537A (en) * | 1980-02-18 | 1981-09-10 | Oki Electric Ind Co Ltd | Forming method of infinitesimal pattern |
| US4394211A (en) * | 1982-09-08 | 1983-07-19 | Fujitsu Limited | Method of manufacturing a semiconductor device having a layer of polymide resin |
-
1981
- 1981-09-14 JP JP14532081A patent/JPS5846652A/ja active Granted
-
1982
- 1982-09-14 DE DE8282304831T patent/DE3279358D1/de not_active Expired
- 1982-09-14 EP EP19820304831 patent/EP0074845B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141964A (ja) * | 1974-10-07 | 1976-04-08 | Nippon Electric Co | |
| JPS5258384A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Formation of high molecular resin film |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074845B1 (en) | 1989-01-11 |
| DE3279358D1 (en) | 1989-02-16 |
| EP0074845A2 (en) | 1983-03-23 |
| EP0074845A3 (en) | 1986-01-29 |
| JPS5846652A (ja) | 1983-03-18 |
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