JPH0311448A - Direct memory access control system - Google Patents
Direct memory access control systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡ（ダイレクト・メそり・アクセス）転
送制御回路に関し、ＤＭＡコントローラのメモ！Ｊ −
Ｉ ／ ０間転送モードにおいて、１６ビツトのワード
データ転送を行なう方式に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a DMA (Direct Method Access) transfer control circuit, and relates to a DMA controller memo! J-
This invention relates to a method for transferring 16-bit word data in I/0 transfer mode.
従来では、ＤＭＡ：ｌントローラ（ＮＦｉＣｕＰＤ８２
５７相当）ｔ−１つだけ使用したシステムにおいてはメ
モリーｘ１０ 間データ転送モードでのワードデータ転
送は行なわれておらず、バイト転送しか行なわれていな
い。Conventionally, a DMA:l controller (NFiCuPD82
In a system using only t-1 (equivalent to 57), word data transfer in the inter-memory x10 data transfer mode is not performed, but only byte transfer is performed.
従来のＤＭＡコントローラを用いたシステム構成を第６
図に示す。ＤＭＡコントローラを用い念システムは、Ｃ
ＰＴＪ６１、周辺Ｉ１０デバイス６２、ＤＭＡコントロ
ーラ６３から構成される。ＤＭＡコントローラ６３が、
周辺Ｉ１０デバイス６２からのＤＭＡ転送要求ＤＲＥｑ
信号を受は取ると、ＤＭＡコントローラ６３は、ＣＰＴ
Ｊ６１にＨＯＬＤ信号を入力し、バスの譲渡を要求する
。The sixth system configuration using a conventional DMA controller
As shown in the figure. The system using the DMA controller is C
It is composed of a PTJ 61, a peripheral I10 device 62, and a DMA controller 63. The DMA controller 63 is
DMA transfer request DREq from peripheral I10 device 62
Upon receiving the signal, the DMA controller 63
A HOLD signal is input to J61 to request transfer of the bus.
ＣＰＩＪ６１は、ＨＯＬＤが可能となった時点で、ＤＭ
Ａコントローラ６３にＨＬＤＡ信号を返す。CPIJ61 will DM as soon as HOLD becomes possible.
The HLDA signal is returned to the A controller 63.
ＤＭＡコントローラ６３はＣＰｔｊ ６１からのＨＬＤ
Ａ信号を受は取、９、ＤＭＡアクノリッジ信号のＤＡＣ
Ｋｉ号を、周辺Ｉ ／ Ｏデバイス６２に入力し、ＤＭ
Ａ転送を開始する。DMA controller 63 is HLD from CPtj 61
Receive and receive A signal, 9, DMA acknowledge signal DAC
Ki number is input to the peripheral I/O device 62, and the DM
Start A transfer.
Ｄ）ＪＡコントローラ６５は、Ｉ１０デバイスに対レア
ドレスとコマンド４８号を出してデータを読み書きする
。この動作をＤＭＡコントローラ６３はくり返し実行す
る。ＤＭＡコントローラ６３は、データをメモリへ書き
込む際、アドレス番地を順にインクリメントまたはデク
リメントする機能や、前もってプログラミングされた転
送数だけ転送し九ら終了する機能を持つ。インテルのＤ
ＭＡコントローラとしては、８ビツト系の８２３７Ａが
用意されている。８２５７Ａを８０８６０ＭＩＮモード
で使用する場合は、８２５７Ａのアドレスを拡張するレ
ジスタを外付けで対応したシ、ＭＡＸモードでは、ＲＱ
／ａ ＴとＨＯＬＤ／ＨＬＤＡの変換回路を使うかバス
コンバータを使用しなければならない。D) The JA controller 65 issues a pair address and command No. 48 to the I10 device to read and write data. The DMA controller 63 repeatedly executes this operation. The DMA controller 63 has a function of sequentially incrementing or decrementing address addresses when writing data to the memory, and a function of transferring a preprogrammed number of transfers and then completing the transfer. Intel's D
An 8-bit 8237A is available as the MA controller. When using the 8257A in 80860 MIN mode, an external register is required to extend the 8257A's address.In MAX mode, the RQ
/a You must use a T and HOLD/HLDA conversion circuit or use a bus converter.
なお関連した従来技術は、ＣＱ出版社発行の「インタフ
ェースｊ１？８７・１０．に記載されている。The related prior art is described in "Interface j1?87.10." published by CQ Publishing.
上記従来技術は、ＤＭＡコントローラ（以下ＤＭＡＣと
称す）のメモリーＩ１０間転送モードを利用した場合、
１つのＤＭＡコントローラでは、ワード転送は行なわれ
ておらず、バイト転送しか行なわれていない。In the above conventional technology, when the memory I10 transfer mode of the DMA controller (hereinafter referred to as DMAC) is used,
One DMA controller does not perform word transfers, but only byte transfers.
また、アドレス拡張の念めには、外付けのバッファを必
要とし、複雑な回路構成になるという問題点があった。In addition, address expansion requires an external buffer, resulting in a complicated circuit configuration.
本発明は、このような従来の問題点を解決したもので１
つのＤＭＡＣの周辺に簡単なノ１−ドウエアを追加する
ことにより、ＤＭＡＣのメモリーＩ１０間転送モードで
、ＤＭＡＣからのＤＭＡアクノリッジ信号（以下ＤＡＣ
Ｋ信号と称す）を利用することにより、１６ビツトのＤ
ＭＡデータ転送を４クロツクサイクルで行なえるように
したＤＭＡ制御方式を提供することにある。The present invention solves these conventional problems and has the following features:
By adding simple hardware around two DMACs, the DMA acknowledge signal (hereinafter referred to as DAC) from the DMAC can be
By using the 16-bit D
The object of the present invention is to provide a DMA control method that allows MA data transfer to be performed in four clock cycles.
又、ワード転送モードレジスタを設けることによｐ、Ｄ
ＭＡＣにつながる４チヤンネルのＺ ／ ０デバイスの
データバスのビット数を容易に設定することが可能とな
る。これによ、り、ｘ７ｏデバイスのデータバス幅の変
化にかかわらずこのレジスタを設定することにより対応
可能にすることを目的とする。Also, by providing a word transfer mode register, p, D
It becomes possible to easily set the number of bits of the data bus of the 4-channel Z/0 device connected to the MAC. The purpose of this is to make it possible to respond to changes in the data bus width of the x7o device by setting this register.
上記目的を達成するために、メモリー１ ／ ０間転送
モードを有するＤＭＡＣを使用して、メそソー１１０間
のワードデータ転送を行なうＤＭＡ転送制御回路におい
て、前記ＤＭＡＣから出力されるＩｌｏへ０４チャンネ
ル０ＤＡＣＫ信号とＤＭＡワード転送モード設定レジス
タから出力される４ビツトのデータ信号とからバイトデ
ータ転送時とワードデータ転送時のＤＭＡＣからの出力
アドレス切換制御信号を生成するワード転送制御信号生
成手段と、
前記ＤＭＡＣから出力されるアドレスをバイトデータ転
送時とワードデータ転送時で出力アドレスを前記ワード
転送制御信号で切換える手段とを設は念ものである。In order to achieve the above object, in a DMA transfer control circuit that transfers word data between memory 110 using a DMAC having a memory 1/0 transfer mode, 04 channels to Ilo output from the DMAC are used. word transfer control signal generation means for generating an output address switching control signal from the DMAC during byte data transfer and word data transfer from the 0DACK signal and the 4-bit data signal output from the DMA word transfer mode setting register; It is a good idea to provide means for switching the address output from the DMAC at the time of byte data transfer and at the time of word data transfer using the word transfer control signal.
ｔ７’ｈ、前記ＤＭＡＣから出力される工１０デバイス
への４チャンネル０ＤＡＧＫ信号に対応した４ビツトの
情報をリード・ライトする手段として、前記ＤＭＡワー
ド転送モードレジスタを設ける。At t7'h, the DMA word transfer mode register is provided as means for reading and writing 4-bit information corresponding to the 4-channel 0DAGK signal output from the DMAC to the 10 devices.
〔作用〕
ＤＭＡコントローラの動作モードをメモリーＩ１０間デ
ータ転送モードとし、１６ビツトのＩ１０デバイスとメ
モリとの間のＤＭＡデータ転送時にワード転送モード状
態設定レジスタにＩ１０データバス幅が１６ビツトであ
ることを設定してＤＭＡＣを起動すると、ＤＭＡＣのメ
モリーし旬間転送サイクルにおいてＤＭＡＣから出力さ
れる１６ビツ） ｘ７ｏ−ｙ’バイスへの４チャンネル
０ＤＡＯＫ信号とワード転送モード状態設定レジスタか
らの４ビツトのデータ信号とによりアドレスバスにワー
ドデータ転送のアドレスが出力されるように動作する。[Operation] Set the operation mode of the DMA controller to memory I10 data transfer mode, and set the word transfer mode state setting register to indicate that the I10 data bus width is 16 bits during DMA data transfer between the 16-bit I10 device and the memory. When the DMAC is configured and activated, the 4-channel 0DAOK signal to the x7o-y' device and the 4-bit data signal from the word transfer mode status setting register are sent to the DMAC memory and output from the DMAC during the current transfer cycle. This operates so that the address for word data transfer is output to the address bus.
それによりてＤＭＡのワードデータ転送時に、ワード転
送用アドレスを出力するようＫなるので、誤動作するこ
とがない。As a result, when the DMA word data is transferred, the address for word transfer is outputted, thereby preventing malfunction.
また、ワード転送モード状態設定レジスタによＪ、ＤＭ
Ａ転送を使用するＩ１０デバイスをレジスタをリード−
ライトすることにより、設定することができる。Also, the word transfer mode status setting register is set to J, DM.
Read register of I10 device using A transfer -
It can be set by writing.
以下、本発明の実施例を口面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the oral surface.
第１図は本発明の一実施例の要部を示すブロック図であ
る。同図において、ＤＭＡＣ（例えば−ＰＤ８２５７）
１と、ＤＭＡデータ転送の種類が、バイト（８ピツト）
転送であるか、ワード（１６ピツト）転送であるかを設
定するワード転送モード設定レジスタ２と、バイト転送
時とワード転送時の出力アドレスを切換制御する出力ア
ドレス制御部３と、ＤＭＡＣからの４チャンネル０ＤＡ
ＧＫ信号とワード転送モード設定レジスタからの各チャ
ンネルに対応し念データ信号からワード転送アドレス切
換制御信号を生成するワード転送アドレス切換制御信号
生成部４から構成される。尚第１図のＤＡＣＫｎＮ信号
は、負論理のＤＭＡアクノリッジ信号で本実施例では、
４チヤンネルのＤＡＣＫ５Ｎ％ＤＡＣＫ２Ｎ％ＤＡＣＫ
ＩＮ、ＤＡＣＫＯ）ｉである。Ｗ’ｌ’ＲＮ８信号は、
ワード転送アドレス切換制御信号である。Ａ１５：Ｏ信
号は、ＤＭＡＣからの１６ビツトのアドレス出力信号で
ある。又ＳＡ１５ ：Ｏ，ＢＨＩＮ信号は、バイト転送
時とワード転送時で切換えられるメモリへのアドレス出
力信号である。FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention. In the same figure, DMAC (for example -PD8257)
1 and the type of DMA data transfer is byte (8 pits)
A word transfer mode setting register 2 that sets whether it is a transfer or a word (16 pit) transfer, an output address control section 3 that switches and controls the output address during byte transfer and word transfer, and 4 from the DMAC. Channel 0DA
It is comprised of a word transfer address switching control signal generating section 4 that generates a word transfer address switching control signal from the GK signal and the virtual data signal corresponding to each channel from the word transfer mode setting register. Note that the DACKnN signal in FIG. 1 is a negative logic DMA acknowledge signal, and in this embodiment,
4 channel DACK5N%DACK2N%DACK
IN, DACKO)i. W'l'RN8 signal is
This is a word transfer address switching control signal. The A15:O signal is a 16-bit address output signal from the DMAC. The SA15:O, BHIN signal is an address output signal to the memory that is switched between byte transfer and word transfer.
第２図は、第１図のワード転送アドレス切換制御信号生
成部４の詳細論理図である。第２図を用いてワード転送
アドレス切換制御信号生成部の説明をする。このワード
転送アドレス切換制御信号生成部は第１図のＤＭＡＣｌ
からの４チヤンネルの負論理ＯＤＡ ＣＫ倍信号、ワー
ド転送モード設定レジスタのデータ信号から負論理のワ
ード転送切換制御信号ＷＴＲＮＳ信号を生成する様に動
作する。ワード転送モード設定レジスタの２６各ビツト
の設定値は、バイトデータ転送の時ｍｏｌであシ、ワー
ドデータ転送時は１１１１である。４チヤンネルのＤＡ
ＣＫ信号が謔Ｏ１で、ＤＭＡデータ転送が要求された場
合、ワード転送モード設定レジスタが１＋１ｍに設定し
てあれば、２１のＡＮＤ回路出力は１１１であシ、４つ
のＡＮＤ回路のうち１つでも需１曽であれば、２２ＯＮ
ＯＲ回路の出力ＷＴＲＮ８信号はＩＯＩとな）、ワード
データ転送を表わす制御信号を生成する。FIG. 2 is a detailed logic diagram of the word transfer address switching control signal generation section 4 of FIG. 1. The word transfer address switching control signal generation section will be explained using FIG. This word transfer address switching control signal generation section is DMACl in FIG.
It operates to generate a negative logic word transfer switching control signal WTRNS signal from the four-channel negative logic ODA CK multiplied signal and the data signal of the word transfer mode setting register. The set value of each of the 26 bits in the word transfer mode setting register is mol when transferring byte data, and is 1111 when transferring word data. 4 channel DA
When the CK signal is O1 and DMA data transfer is requested, if the word transfer mode setting register is set to 1+1m, the AND circuit output of 21 is 111, and even one of the four AND circuits If demand is 1, then 22ON
The output WTRN8 signal of the OR circuit (IOI) generates a control signal representing word data transfer.
第５図は第１図の出力アドレス制御部５の詳細図である
。３１は、ＤＭＡＣからの上位１５ビット出力アドレス
制御部である。５２はＡＯアドレスとＢＨｌｉＮの制御
部である。！１３のインバータはＡＯ倍信号反転してＢ
ＨＩＮ信号を生成するものである。これらの制御部は、
第２図のワード転送アドレス切換制御信号ＶＴＲＮ５信
号によって制御される。ＶＴＲＮ５信号が一〇嘗の時、
ワードデータ転送であＪ）Ｉｌ［ｌの時、バイトデータ
転送である。とれらの出力アドレスを表にまとめたのが
後述する表１である。ＢＨＩ！Ｎ信号は、上位ビットイ
ネーブル信号でありワードデータ転送時Ｋ”Ｏ”となシ
、バイト転送時ＫＡＯＯ値をとる。FIG. 5 is a detailed diagram of the output address control section 5 of FIG. 1. 31 is an upper 15-bit output address control unit from the DMAC. 52 is an AO address and BHliN control unit. ! Inverter 13 inverts the AO times signal and outputs B
It generates a HIN signal. These controls are
It is controlled by the word transfer address switching control signal VTRN5 signal in FIG. When the VTRN5 signal was 10 years old,
When it is a word data transfer and Il[l, it is a byte data transfer. Table 1, which will be described later, summarizes these output addresses. BHI! The N signal is an upper bit enable signal, and takes the value K"O" when transferring word data, and takes the value KAOO when transferring byte.
第４図は、ＤＭＡワード転送時のメイ建ングチャート図
を示す。ＤＭＡＣＬＫ信号はＤＭＡＣｌへの入力ＣＬＫ
信号であり、ＣＯＢＭ信号は、コマンド出力イネーブル
信号であＪ）、ＤＡＣＫｎＮ信号は４チヤンネルのＤＭ
Ａアクノリッジ信号であシ、コマンド信号は、Ｉ１０リ
ード、Ｉ１０ライトのコマンド信号である。図で示した
様に、 ＤＡＣＩＣｎＮ信号の立ち下がシのタイミング
でワード転送用のアドレスを有効にし、その後にコマン
ド信号をアクティブにするため、ワード転送用のアドレ
スのデータを工１０デバイスがメモリに書き込んだシ、
逆にメモリから読み込むことがバイト転送時と同様に４
クロツクサイクルで可能であるという効果がある。FIG. 4 shows a main construction chart during DMA word transfer. DMACLK signal is input CLK to DMACl
The COBM signal is a command output enable signal (J), and the DACKnN signal is a 4-channel DM signal.
The A acknowledge signal is the command signal for I10 read and I10 write. As shown in the figure, in order to enable the address for word transfer at the falling edge of the DACICnN signal and then activate the command signal, the data at the address for word transfer is stored in the memory by the 10 devices. The written word,
Conversely, reading from memory requires 4
This has the advantage of being possible with clock cycles.
又、リード・ライト可能なワード転送モード設定レジス
タ２により、ＤＭＡ転送を要求するＩ１０デバイスのデ
ータバス幅を容易に設定できるという効果がある。この
ワード転送モード設定レジスタ２０１例を第５因を用い
て説明する。ワード転送モード設定レジスタは、５１〜
５４０４つのＲＢＳＴｊＴ付Ｄｆｉフリッグフロップ（
以下フリップフロップと称す）で構成される。各７リツ
プ７０ツブの動作衣を後述の表２に示す。各フリップフ
ロップのＣＰ大入力コマンド信号であるｌ０ＷＮ信号が
入力され、ＴＩ大入力は、フリップ７０ツグのｑ出力が
入力され、ＴＥ大入力は、ワード転送モード設定レジス
タの一〇−アクティブのＣ８傷号が入力されている。こ
のワード転送モード設定レジスタは、リード拳ライト可
能であシ、各ビットの構成は、後述の表３に示す通シで
ある。初期値は各ビットとも ｌｌ０１でありバイト転
送モードを示す。これらのビットは、ＢＩＯ８でシステ
ム立ち上げ時に設定することも可能である。Furthermore, the readable/writable word transfer mode setting register 2 has the advantage that the data bus width of the I10 device requesting DMA transfer can be easily set. An example of this word transfer mode setting register 201 will be explained using the fifth factor. The word transfer mode setting register is 51~
540 Dfi flip-flop with 4 RBSTjT (
(hereinafter referred to as a flip-flop). The working clothes for each 7-rips and 70-tubes are shown in Table 2 below. The l0WN signal, which is the CP large input command signal of each flip-flop, is input, the TI large input receives the q output of the flip 70, and the TE large input receives the word transfer mode setting register 10-active C8 scratch. number has been entered. This word transfer mode setting register is readable and writable, and the configuration of each bit is as shown in Table 3 below. The initial value of each bit is ll01, indicating byte transfer mode. These bits can also be set in BIO8 at system startup.
このワード転送モード設定レジスタをリードする時には
、常に各７リツプ７αツグから、データが保持されてい
るので、前記Ｃ８信号をアクティブにすることにより、
読むことができる。また、このワード転送モード設定レ
ジスタにライトする時は、前記ＣＢ倍信号アクティブに
し、ｌ０ＷＮ信号の立ち上がシエッジで新しいデータを
保持することができる。リセット時には、各ビット共、
初期値と同じ１１０１に設定される。When reading this word transfer mode setting register, data is always held from each 7lip 7α, so by activating the C8 signal,
Can read. Furthermore, when writing to this word transfer mode setting register, the CB double signal is made active, and new data can be held at the rising edge of the 10WN signal. At reset, each bit
It is set to 1101, which is the same as the initial value.
表 １
表
表 ４
〔発明の効果〕
以上説明したように、本発明によれば、ＤＭＡコント−
−２のメモ＋Ｊ−Ｉ ／ ０間転送モードにおいて、ワ
ードデータ転送を、バイトデータ転送と同じ４クロツク
サイクルで、行なうことができるので、従来のように、
ワードデータ転送ｏ−ｈめに複雑な回１ｉｌ）構成をす
る必要がなく、簡単なワード転送モードレジスタと周辺
回路により構成できるという効果がある。Table 1 Table 4 [Effects of the Invention] As explained above, according to the present invention, the DMA control
In the -2 memo+J-I/0 transfer mode, word data transfer can be performed in the same 4 clock cycles as byte data transfer.
There is an advantage that there is no need for a complicated circuit configuration for word data transfer, and it can be configured using a simple word transfer mode register and peripheral circuits.
まな、ワードモード転送設定レジスタにより、ＤＭＡ転
送を要求するＩ１０デバイスのデータ転送ビット幅を容
易に設定できるという効果がある。Additionally, the word mode transfer setting register has the effect of easily setting the data transfer bit width of the I10 device requesting DMA transfer.
表
第１図は本発明の一実施例の要部を示すブロック図、第
２図は、ワード転送アドレス切換制御信号生成部の詳細
論理図、第３図は、出力アドレス制御部の詳細図、第４
図は、ワード転送時のタイをングチャート図、第５図は
ワード転送モード設定レジスタの詳細図、第６図は従来
のワード転送時のＤＭＡＣの構成図、である。
１・・・・・・ＤＭＡＣ，２・・・・・・ワード転送モ
ード設定レジスタ、 ３・・・・・・出力アドレス制
御部、 ４・・・・・・ワード転送アドレス切換制御
信号生成部。Table 1 is a block diagram showing the main parts of an embodiment of the present invention, FIG. 2 is a detailed logic diagram of the word transfer address switching control signal generation section, and FIG. 3 is a detailed diagram of the output address control section. Fourth
5 is a tying chart during word transfer, FIG. 5 is a detailed view of a word transfer mode setting register, and FIG. 6 is a configuration diagram of a conventional DMAC during word transfer. 1...DMAC, 2...Word transfer mode setting register, 3...Output address control section, 4...Word transfer address switching control signal generation section.
Claims (1)
デバイスとの間でデータを直接転送する機能を持つＤＭ
Ａ（ダイレクトメモリアクセス）コントローラを使用し
て、データバス幅の異なる複数の入出力デバイスの中の
任意のデバイスとメモリとの間のデータ転送を行うＤＭ
Ａ転送制御回路において、 転送するデータバス幅を設定するワード転送モード設定
レジスタと、ＤＭＡオペレーションを認識するために前
記ＤＭＡコントローラが出力するＤＡＣＫ信号と前記ワ
ード転送モード設定レジスタに設定した情報とから、出
力するアドレスを切換え制御する信号を生成するワード
転送アドレス切換制御信号生成部と、前記ワード転送ア
ドレス切換制御信号生成部からの制御信号によりアドレ
スを、前記ワード転送モード設定レジスタに設定したデ
ータ転送バス幅に応じて切換えるアドレス切換回路と、
を具備し、前記ＤＡＣＫ信号により転送対象とする入出
力デバイスのデータバス幅に関係なく、同一サイクルで
、入出力デバイスとメモリとの間のデータ転送を可能に
したことを特徴とするダイレクトメモリアクセス制御方
式。1. DM that has the function of directly transferring data between memory and input/output devices around the microprocessor unit
A (direct memory access) DM that uses a controller to transfer data between memory and any device among multiple input/output devices with different data bus widths.
In the A transfer control circuit, from a word transfer mode setting register that sets the data bus width to be transferred, a DACK signal output by the DMA controller to recognize a DMA operation, and information set in the word transfer mode setting register, a word transfer address switching control signal generation section that generates a signal for switching and controlling the address to be output; and a data transfer bus in which an address is set in the word transfer mode setting register by a control signal from the word transfer address switching control signal generation section. An address switching circuit that switches according to the width,
Direct memory access, characterized in that the DACK signal enables data transfer between the input/output device and the memory in the same cycle, regardless of the data bus width of the input/output device to be transferred. control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14533889A JPH0311448A (en) | 1989-06-09 | 1989-06-09 | Direct memory access control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14533889A JPH0311448A (en) | 1989-06-09 | 1989-06-09 | Direct memory access control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311448A true JPH0311448A (en) | 1991-01-18 |
Family
ID=15382866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14533889A Pending JPH0311448A (en) | 1989-06-09 | 1989-06-09 | Direct memory access control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311448A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05252033A (en) * | 1992-03-06 | 1993-09-28 | Mitsubishi Electric Corp | A/d converter |
| WO2001065384A1 (en) * | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Entertainment device |
| JP2005044343A (en) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | Portable storage device and method enabling free change in data bus width |
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1989
- 1989-06-09 JP JP14533889A patent/JPH0311448A/en active Pending
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