JPS62293365A - Data transfer system - Google Patents
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- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、中央処理装置、内部メモリ、内部入出力装置
、外部入出力装置とからなる情報処理システムに係り、
特に外部入出力装置と内部入出力装置間でのデータ転送
を行うためのデータ転送方式に関する。[Detailed Description of the Invention] 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to an information processing system comprising a central processing unit, an internal memory, an internal input/output device, and an external input/output device.
In particular, the present invention relates to a data transfer method for transferring data between an external input/output device and an internal input/output device.
情報処理システムにおいて、各装置間のデータ転送を行
う従来のデータ転送方式としては、次の様なものが挙げ
られる。In an information processing system, conventional data transfer methods for transferring data between devices include the following.
例えば、特開昭５５−１３）９２７号公報には、外部入
出力装置からのデータを内部メモリに書き込む方式につ
いてと、中央処理装置から外部入出力装置へ書き込むデ
ータと同じデータを内部メモリにも書き込む方式につい
て、それぞれ開示されている。For example, Japanese Patent Application Laid-Open No. 55-13) 927 describes a method for writing data from an external input/output device into internal memory, and also describes how to write the same data from a central processing unit to an external input/output device into internal memory. Each writing method is disclosed.
また、その他、特開昭５６−１１６１３８号公報には、
内部メモリと外部入出力装置間のデータ転送手段につい
て開示されている。In addition, in JP-A-56-116138,
A data transfer means between an internal memory and an external input/output device is disclosed.
次に、中央処理装置におけるデータ転送命令について考
えてみる。Next, consider data transfer instructions in the central processing unit.
例えば、メモリアドレス空間と入出力アドレス空間が分
離している中央処理装置（以下、ＣＰＵと称す）では、
メモリアドレス空間内でのデータ転送を行う命令が用意
されている。即ち、ＬＤＩＲ，ＬＤＤＢ命令（ザイログ
社製ＣＰＵであるＺ８０）、ＭＯＶＳ命令（インテル社
製ＣＰＵである８０８６．８０８８）などである。For example, in a central processing unit (hereinafter referred to as CPU) where the memory address space and input/output address space are separated,
Instructions are provided to transfer data within the memory address space. That is, the instructions include LDIR, LDDB instructions (Z80 CPU made by Zilog), MOVS instructions (8086.8088 CPU made by Intel), and the like.
従って、これらの命令を使えば、メモリアドレス空間内
にそれぞれ配置された成るメモリと別の成るメモリとの
間において、データ転送が１命令で実行できることが知
られている。Therefore, it is known that by using these instructions, data transfer can be performed with one instruction between one memory and another memory respectively arranged in the memory address space.
また、前述のザイログ社製ＣＰＵであるＺ８０（以下、
単にＺ８００ＰＵと称す）においては、上記命令の他に
、入出力アドレス空間とメモリアドレス空間との間での
データ転送を行う命令（ＯＴＩＲ，０ＴＤＲ，ＩＮＩＲ
，ＩＮＤＢの各命令）があり、それらの命令を使えば、
入出力アドレス空間に配置された入出力装置と、メモリ
アドレス空間に配置されたメモリとの間において、デー
タ転送が１命令で実行できることが知られている。In addition, the aforementioned Zilog CPU Z80 (hereinafter referred to as
In addition to the above instructions, the Z800PU (simply referred to as Z800PU) has instructions for transferring data between the input/output address space and the memory address space (OTIR, 0TDR, INIR).
, INDB instructions), and if you use those instructions,
It is known that data transfer can be performed with one instruction between an input/output device arranged in an input/output address space and a memory arranged in a memory address space.
上記した特開昭５５−１１５９２７号公報及び特開昭５
６−１１６１３８号公報にそれぞれ記載されている方式
では、入出力装置間でのデータ転送について配慮がされ
ておらず、外部入出力装置から内部入出力装置へのデー
タ転送や、内部入出力装置から外部入出力装置へのデー
タ転送を行おうとした場合には、新に何か別な手段を設
けなければならないという問題があった。The above-mentioned JP-A-55-115927 and JP-A-5
The methods described in Publication No. 6-116138 do not take into consideration data transfer between input/output devices, and data transfer from an external input/output device to an internal input/output device or from an internal input/output device is not considered. When attempting to transfer data to an external input/output device, there is a problem in that some new means must be provided.
また、Ｚ８００ＰＵを用いる場合においても、入出力ア
ドレス空間内でデータ転送を行うような命令がない為、
入出力アドレス空間内に配置された内部入出力装置と外
部入出力装置との間では、データ転送が１命令で実行す
ることができない。Also, even when using Z800PU, there is no instruction to transfer data within the input/output address space, so
Data transfer between an internal input/output device and an external input/output device located in the input/output address space cannot be performed with a single instruction.
従って、例えば、外部入出力装置から内部入出力装置へ
のデータ転送を行う場合は、入出力アドレス空間とメモ
リアドレス空間との間でのデータ転送を行う命令を用い
て、外部入出力装置から、メモリアドレス空間内に配置
された内部メモリへデータを一旦転送し、そして、再び
同じ命令を用いて、内部メモリから内部入出力装置へデ
ータを転送しなければならなかった。Therefore, for example, when transferring data from an external input/output device to an internal input/output device, an instruction to transfer data between the input/output address space and the memory address space is used to transfer data from the external input/output device to the internal input/output device. Data had to be transferred once to an internal memory located in a memory address space, and then the same instruction had to be used again to transfer data from the internal memory to an internal input/output device.
尚、ここで、外部入出力装置とは、例えば、７四ツビー
ディスクコント四−ラ、ハードディスクコントローラ、
コンパクトディスクＲＯＭなどを指し、また、内部入出
力装置とは、ＰＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｐｅ
ｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＶＤＰ（
Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｅｒ）な
どを指す。Note that the external input/output device here includes, for example, a 74TB disk controller, a hard disk controller,
This refers to compact disk ROM, etc., and internal input/output devices refer to PPI (Programmable Peel).
peripheral interface), VDP (
Video Display Processor), etc.
本発明の目的は、上記した従来技術の問題点を解決し、
内部入出力装置と外部入出力装置との間でのデータ転送
を１命令で実行することが可能なデータ転送方式を提供
することにある。The purpose of the present invention is to solve the problems of the prior art described above,
An object of the present invention is to provide a data transfer method capable of transferring data between an internal input/output device and an external input/output device with one instruction.
上記目的を達成するため、本発明では、中央処理装置と
内部メモリと内部入出力装置と外部入出力装置とからな
る情報処理システムにおいて、中央処理装置として、メ
モリアドレス空間と入出力アドレス空間とが分離し、か
つメモリアドレス空間と入出力アドレス空間との間にお
けるデータ転送が１命令で実行可能な中央処理装置を用
いると共に、内部入出力装置を入出力アドレス空間に配
置し、内部メモリ及び外部入出力装置をメモリアドレス
空間に配置するようにした。To achieve the above object, the present invention provides an information processing system including a central processing unit, an internal memory, an internal input/output device, and an external input/output device, in which the central processing unit has a memory address space and an input/output address space. In addition to using a separate central processing unit that can execute data transfer between the memory address space and the input/output address space with a single instruction, the internal input/output device is placed in the input/output address space, and the internal memory and external input The output device is now placed in the memory address space.
本発明では、中央処理装置（ＣＰＵ）として、メモリア
ドレス空間と入出力アドレス空間の２種類のアドレス空
間を有する中央処理装置を用い、外部入出力装置をその
メモリアドレス空間の方に配置するので、内部入出力装
置と外部入出力装置との間のデータ転送としては、メモ
リアドレス空間と入出力アドレス空間との間のデータ転
送命令（Ｚ８０ＣＰＵＩＺ）場合、Ｏ’ｌ’ＩＲ，０Ｔ
ＤＲ，ＩＮＩＲ，ＩＮＤＢ命令）を使用する事ができる
。従って、データ転送ｔｌ命令で実行することができ、
データ転送処理の高速化を図ることができる。In the present invention, a central processing unit (CPU) having two types of address spaces, a memory address space and an input/output address space, is used, and external input/output devices are placed in the memory address space. For data transfer between an internal input/output device and an external input/output device, in the case of a data transfer instruction (Z80CPUIZ) between a memory address space and an input/output address space, O'l'IR,0T
DR, INIR, INDB instructions) can be used. Therefore, it can be executed with the data transfer tl instruction,
It is possible to speed up data transfer processing.
また、内部メモリと外部入出力装置との間のデータ転送
としては、外部入出力装置が内部メモリと同じメモリア
ドレス空間内に存在することになるので、メモリアドレ
ス空間内のデータ転送命令（Ｚ８００ＰＵｔＤ場ｅ、Ｌ
ＤＩＲ，ＬＤＤＢ命令）を使用するようにすれば良い。Furthermore, for data transfer between the internal memory and external input/output device, since the external input/output device exists in the same memory address space as the internal memory, data transfer commands in the memory address space (Z800PUtD case) are used. e, L
DIR, LDDB instructions) may be used.
以下、本発明の一実施例を図［１ｔｌ−用いて説明する
０
［１図は、本発明の一実施例を示すブロック図であり、
中央処理装置１と内部メモリ２と内部入出力装置３とか
ら成るシステムに、インタ７工イス部４を介して、外部
入出力装置５を接続した例である。Hereinafter, one embodiment of the present invention will be explained using FIG.
This is an example in which an external input/output device 5 is connected to a system consisting of a central processing unit 1, an internal memory 2, and an internal input/output device 3 via an interface section 4.
＠２図は第１図の中央処理装置におけるアドレスマツプ
を示す模式図である。Figure @2 is a schematic diagram showing an address map in the central processing unit of Figure 1.
本実ｆ！ｉ河では、中央処理装置１として、アドレス空
間がメモリアドレス空間と入出力アドレス空間とに分離
した中央処理装置、例えば、ｚｓｏｃＰＵを用いる。Real f! In the i-river, a central processing unit whose address space is separated into a memory address space and an input/output address space, for example, a zsocPU, is used as the central processing unit 1.
また、その他、本実施例では、従来、入出力アドレス空
間内に配置されていた外部入出力装置ｉＳを、第２図に
示す如く、メモリアドレス空間内に配置し、メモリアド
レス空間内の４０００番から８０００番（１６進法表記
）までの番地を外部入出力装置５用に割り当てる。In addition, in this embodiment, the external input/output device iS, which was conventionally placed in the input/output address space, is placed in the memory address space as shown in FIG. Addresses from 8000 to 8000 (hexadecimal notation) are allocated for the external input/output device 5.
ところで、中央処理装置ｌは、第１図に示す様に、アド
レスバスとしてＡＯ〜Ａ１５のｘ６ビツトの信号ｍ’ｅ
有している。メモリアドレス空間では、この人Ｏ〜Ａ１
５をフルに使ってそのアドレス（０香からＦ ｌ；’
Ｆ Ｆ番〔１６進法表記〕までのアドレス）が指定され
、また、データの読み込み・書き込みはメモリ用のリー
ド・ライト信号（ＭＥ几り、ＭｇＷＲ信号）により制御
される。一方、入出力アドレス空間では、ＡＯＮｉ２ま
での８ピツ）ｔ−使ってそのアドレス（ＯｌＩからＦＦ
’１Ｉ（１６進法表記〕までのアドレス）が指定され、
データの読み込み・書き込みは入出力用のリード・うさ
れる。By the way, as shown in FIG. 1, the central processing unit 1 receives x6-bit signals m'e from AO to A15 as an address bus.
have. In the memory address space, this person O~A1
Fully use 5 to enter that address (0 incense to F l;'
FF (address up to number F [hexadecimal notation]) is specified, and reading and writing of data is controlled by read/write signals for memory (MEKiri, MgWR signal). On the other hand, in the input/output address space, the address (from OlI to FF
'Address up to 1I (hexadecimal notation) is specified,
Reading and writing data is done by reading and writing input/output.
従って、上記の如く外部入出力装置！ｌメモリアドレス
空間内に配置するには、中央処理装置１のＭＥＲＤ、Ｍ
ＥＷＲの各出力を、外部入出力装置５の接続されたイン
タフェイス部４の、ＲＩＤ、ＷＲ大入力それぞれ接続す
ると共に、中央処理装置１のＡｌ ４ 、Ａ１５の信号
線をメモリアドレスデコーダ部７に接続して、そのＹ１
出力をインタ７工イス部４のＳＪＩに接続するようにす
る。Therefore, as mentioned above, external input/output device! l To be placed in the memory address space, the central processing unit 1 MERD, M
Each output of the EWR is connected to the RID and WR large inputs of the interface unit 4 connected to the external input/output device 5, and the signal lines of Al 4 and A15 of the central processing unit 1 are connected to the memory address decoder unit 7. Connect and its Y1
The output is connected to the SJI of the interface 7 chair section 4.
尚、インタ７工イス部４については後はど詳しく説明す
る。Incidentally, the interface chair section 4 will be explained in detail later.
また、その他、内部メモリ２は第２図に示す如くメモリ
アドレス空間内に配置されており、第１図に示す中央処
理装置１ＯＡＯ〜Ａ１３の信号線が内部メモリのアドレ
ス入力に、またＭＥ几り。In addition, the internal memory 2 is arranged in the memory address space as shown in FIG. 2, and the signal lines of the central processing units 1OAO to A13 shown in FIG. .
ＭＦＳＷ凡の各出力がＲ，Ｄ・ＷＲに・メモリアドレス
デコーダ部７のｙｏ出力がＣ８に、それぞれ接続される
。Each output of the MFSW is connected to R, D, and WR, and the yo output of the memory address decoder section 7 is connected to C8.
また、内部入出力装置３は第２図に示す如く入出力アド
レス空間内に配置されており、第１図に示す中央処理装
置１のｌ０ＲＤ、ＩＯＷ几の各出力が内部入出力装＠３
の几り、ＷＲに接続され、また、ＡＯ〜Ａ７の信号線が
、入出力アドレスデコーダ部６に接続されその出力が内
部入出力装置３のＣＳに接続されている。Further, the internal input/output device 3 is arranged in the input/output address space as shown in FIG.
The signal lines AO to A7 are connected to the input/output address decoder section 6, and the output thereof is connected to the CS of the internal input/output device 3.
また、中央処理装置１のデータ出力ＤＯ〜Ｄ７は、デー
タバスを介して、内部メモリ２、内部入出力装置３、イ
ンタフェイス部４の各データ入力に接続されている。Further, data outputs DO to D7 of the central processing unit 1 are connected to respective data inputs of the internal memory 2, internal input/output device 3, and interface unit 4 via a data bus.
さて、外部入出力装置５に関するデータ転送には次の４
通りの場合が考えられる。Now, the following 4 steps are required to transfer data regarding the external input/output device 5.
A possible case is a street.
（１）内部入出力装置３→外部入出力装ｙＩ１．５（２
）内部入出力装置３←外部入出力装置５（３）内部メモ
リ２→外部入出力装置５（４）内部メモリ２←外部入出
力装［５では、先ず、（１）の場合における動作につい
て説明をする。(1) Internal input/output device 3 → external input/output device yI1.5 (2
) Internal input/output device 3 ← External input/output device 5 (3) Internal memory 2 → External input/output device 5 (4) Internal memory 2 ← External input/output device [In 5, we will first explain the operation in case (1). do.
前述の如く外部入出力共ｊ１５はメモリアドレス空間内
に、内部入出力装置３は入出力アドレス空間内にそれぞ
れ配置されているため、中央処理装置（Ｚ８０ＣＰＵ）
１において、データ転送命令としてはＩＮＩＲ命令を用
いる。As mentioned above, the external input/output j15 is located in the memory address space, and the internal input/output device 3 is located in the input/output address space, so the central processing unit (Z80CPU)
1, an INIR instruction is used as the data transfer instruction.
この命令により、先ず、中央処理装置１は、内部入出力
装置３に対しｌ０ＲＤ信号を出力し、それと同時に入出
力アドレスデコーダ部６に対しＡＯ〜Ａ７の信号線によ
り所定のアドレス信号を出力する。In response to this command, the central processing unit 1 first outputs the l0RD signal to the internal input/output device 3, and at the same time outputs a predetermined address signal to the input/output address decoder section 6 via the signal lines AO to A7.
内部入出力装置３は、入出力アドレスデコーダ部６によ
り所定の入出力アドレスに設定されており、従って、入
出力アドレスデコーダ部６は、その所定のアドレス信号
が入力されると、内部入出力装置３に対ＵＣ８をアクテ
ィブする。The internal input/output device 3 is set to a predetermined input/output address by the input/output address decoder section 6. Therefore, when the input/output address decoder section 6 receives the predetermined address signal, the internal input/output device 3 is set to a predetermined input/output address. Activate against UC8 on 3.
以上の動作によって、内部入出力装置３からデータが読
み出される。Through the above operations, data is read from the internal input/output device 3.
次に、中央処理装ｆｉｉｌは、インタフェイス部４に対
しＭＰ！ＷＲ信号を出力すると共に、メモリアドレスデ
コーダ部７に対しＡ１４．Ａ１５の信号線により所定の
アドレス信号を出力する。Next, the central processing unit filil sends MP! At the same time as outputting the WR signal, A14. A predetermined address signal is output through the signal line A15.
内部メモリ２と外部入出力装置５は、メモリアドレスデ
コーダ部７により所定のメモリアドレスにそれぞれ設定
されており、従って、メモリアドレスデコーダ部７は、
外部入出力装置５を選択する所定のアドレス信号が入力
されると、インタフェイス部４の８ＥＬをアクティブに
する。The internal memory 2 and the external input/output device 5 are respectively set to predetermined memory addresses by the memory address decoder section 7. Therefore, the memory address decoder section 7
When a predetermined address signal for selecting the external input/output device 5 is input, 8EL of the interface section 4 is activated.
以上の動作によって、内部入出力装置３から読み出され
たデータがインタフェイス部４′（ｉ−介して外部入出
力装置５に書き込まれる。Through the above operations, data read from the internal input/output device 3 is written to the external input/output device 5 via the interface section 4' (i-).
以上が（１）の場合における動作である。The above is the operation in case (1).
（２）の場合の動作は（１）の場合の動作から容易に推
察できるので、その動作説明は省略する。Since the operation in case (2) can be easily inferred from the operation in case (1), the explanation of the operation will be omitted.
但し、中央処理装置（Ｚ８００ＰＵ）１におけるデータ
転送命令としてはＯＴＩ几命令を用いる必要がある。However, it is necessary to use an OTI command as a data transfer command in the central processing unit (Z800PU) 1.
さて次に、（３）の場合の動作について説明する。Next, the operation in case (3) will be explained.
前述の如く、外部入出力共Ｍ５及び内部メモリ２は各々
メモリアドレス空間内に配置されているため、中央処理
装置（Ｚ８０ＣＰＵ）Ｉにおいて、データ転送命令とし
てはＬＤＩＲ命令を用いる。As described above, since both the external input/output M5 and the internal memory 2 are arranged in the memory address space, the central processing unit (Z80CPU) I uses the LDIR instruction as the data transfer instruction.
この命令により、先ず、中央処理装置ｌはＭｇＲＤ信号
金出力すると共に、ＡＯ〜Ａ１５の信号線を用いてアド
レス信号を出力する。このアドレス信号のうちＡ１４．
Ａ１５はメモリアドレスデコーダ部７に入力され、内部
メモリ２のＣ８１７クテイプにする。ＭＢＲ，Ｄ信号は
インタフェイス部４及び内部メモリ２に入力されるが、
内部メモリ２のＣ８がアクティブとなることにより、イ
ンタ７工イス部４ではなく、内部メモリ２が選択すれる
。また、アドレス信号のうちＡＯ〜Ａ１３は、内部メモ
リ２に入力され、内部メモリ２のアドレスを指定する。In response to this command, the central processing unit 1 first outputs the MgRD signal and also outputs the address signal using the signal lines AO to A15. Among these address signals, A14.
A15 is input to the memory address decoder section 7 and is set to the C817 tape in the internal memory 2. The MBR and D signals are input to the interface section 4 and internal memory 2, but
By activating C8 of the internal memory 2, the internal memory 2 is selected instead of the interface section 4. Further, among the address signals, AO to A13 are input to the internal memory 2 and specify an address of the internal memory 2.
以上の動作によって、内部メモリ２の指定されたアドレ
スからデータが読み出される。Through the above operations, data is read from the specified address in the internal memory 2.
次に、中央処理装置ｌは、ＭＥＷＲ信号を出力すると共
に、メモリアドレスデコーダ部４に入力するアドレス信
号ＡＩ４．Ａ１５によりインタフェイス部４の５ＥＬｆ
アクテイブにする。ＭＩＩＷＲ信号はインタフェイス部
４及び内部メモリ２にも入力されるが、インタフェイス
部４のＳＥＬがアクティブとなることにより、内部メモ
リ２ではなく、インタフェイス部４が選択される。Next, the central processing unit l outputs the MEWR signal and also inputs the address signal AI4. 5ELf of interface section 4 by A15
Make active. The MIIWR signal is also input to the interface section 4 and the internal memory 2, but when the SEL of the interface section 4 becomes active, the interface section 4 instead of the internal memory 2 is selected.
以上の動作によって、内部メモリ２から読み出されたデ
ータはインタフェイス部５を介して外部入出力装置５に
書き込まれる。Through the above operations, the data read from the internal memory 2 is written to the external input/output device 5 via the interface section 5.
以上が（３）の場合の動作である。The above is the operation in case (3).
（４）の場合の動作は（３）の場合の動作から容易に推
察できるので説明は省略する。The operation in case (4) can be easily inferred from the operation in case (3), so the explanation will be omitted.
ところで、中央処理装置（Ｚ８０ＣＰＵ）１における上
記したデータ転送命令（ＩＮＩ几、０ＴＩＲ，ＬＤＩＲ
）は、１バイト分のデータ転送するのに２１マシンサイ
クル（周期り四ツクで２１クロック分の時間）の処理時
間を必要とする。従つて、更に処理時間を短縮化（デー
タ転送の高速化）しようとする場合には、上記したデー
タ転送命令の代りに、１バイト分のデータ転送に１６マ
シンサイクルの処理時間しか必要としない、 ＬＤＩ、
ＬＤＤ、ＩＮＩ、ＩＮＤ、０ＵＴＩ、０ＵＴＤなどのデ
ータ転送命令（１バイトデータ転送命令）ｔ−使用する
ようにすれば良い。By the way, the above data transfer commands (INI, 0TIR, LDIR) in the central processing unit (Z80CPU) 1
) requires a processing time of 21 machine cycles (21 clocks in four cycles) to transfer one byte of data. Therefore, if you want to further shorten the processing time (increase the speed of data transfer), instead of using the above-mentioned data transfer command, you can use a method that requires only 16 machine cycles of processing time to transfer 1 byte of data. LDI,
Data transfer instructions (1-byte data transfer instructions) such as LDD, INI, IND, 0UTI, and 0UTD may be used.
では、次にインタ７工イス部４について説明する。Next, the interface chair section 4 will be explained.
一般に、通常の外部入出力装置では、ダイレクト・メモ
リ・アクセス（ＤＭＡ）転送を行うこと全前提としてい
るため、ＤＲＢＱ（データリクエスト）信号とＤＡＣＫ
（データアクルッジ）信号トのシェイクハンドによりデ
ータ転送を行うようになっている。In general, normal external input/output devices assume that direct memory access (DMA) transfer is performed, so the DRBQ (data request) signal and DACK
(Data Acquisition) Data transfer is performed using a signal shake hand.
ダイレクト０メモリ・アクセス（ＤＭＡ）転送とは、汎
用ＬＳＩであるＤＭＡＣ（ＤＭＡコントローラ）を使用
して、中央処理装置（ＣＰＵ）ｔ−ホールド状態（ＣＰ
Ｕのバスをすべて開放した状態）でＤＭＡＣの制御下で
、メモリ、入出力装置間のデータ転送をＤＲＥＱ信号と
ＤＡＣＫ信号とのシェイクハンドにより行う方法であり
、高速なデータ転送を行うことができる。Direct 0 memory access (DMA) transfer uses a general-purpose LSI DMAC (DMA controller) to transfer the central processing unit (CPU) to a t-hold state (CP
This is a method in which data transfer between memory and input/output devices is performed by shaking hands between the DREQ signal and the DACK signal under the control of the DMAC under the control of the DMAC (with all U buses open), and it is possible to perform high-speed data transfer. .
しかしながら、外部入出力装置のデータ転送に、ＤＭＡ
転送を用いない場合もある。例えば、高速なデータ転送
を行う必要がなかったり、コスト的に高価となるＤＭＡ
Ｃ１使用したくなかったり、或いは、中央処理装置をホ
ールド状態にすることを禁止していたりした場合である
。その様な場合において、外部入出力装置を使用するに
は、ＤＲＥＱ信号とＤＡＣＫ信号とのシェイクハンド方
式であるために、他の装置との結合がうまく行かず、そ
のままでは使用できない。そこで、外部入出力装置を他
の装置と結合させるためにインタ７工イス部が必要とな
る。However, DMA is used for data transfer of external input/output devices.
Transfer may not be used in some cases. For example, DMA does not require high-speed data transfer or is expensive.
This may be the case if the user does not want to use C1, or if it is prohibited to put the central processing unit in the hold state. In such a case, when using the external input/output device, a shake hand method is required between the DREQ signal and the DACK signal, so coupling with other devices does not work well, and the external input/output device cannot be used as is. Therefore, an interface section is required to connect the external input/output device to other devices.
本実施例においても、ＤＭＡ転送によるデータ転送は行
われていないので、第１図に示すようなインタ７工イス
部４を設けることにより、外部入出力装ｆｌｉｆ５と他
の装置との結合を図っている。In this embodiment as well, data transfer by DMA transfer is not performed, so by providing an interface section 4 as shown in FIG. 1, it is possible to connect the external input/output device flif5 to other devices. ing.
第３図は第１図のインタ７工イス部４の具体的回路例を
示した回路図である。FIG. 3 is a circuit diagram showing a specific example of the circuit of the interface chair section 4 shown in FIG.
Ｒ，Ｄ信号とＷＲ倍信号の論理和信号（論理和回路８の
出力信号）と、メモリアドレスデコーダ部７により出力
されるＳＥＬ信号とから、その論理積信号ｂ（論理積回
路９の出力信号）を作る。The logical product signal b (the output signal of the logical product circuit 9) is obtained from the logical sum signal (output signal of the logical sum circuit 8) of the R, D signals and the WR multiplied signal and the SEL signal output from the memory address decoder section 7. )make.
一方、外部入出力装置５のデータバスＤＯＢ〜Ｄ７Ｂと
、中央処理装置１のデータバスＤＯＡ〜Ｄ７人とのデー
タバス結合は、双方向バスバッファ１０によって行なわ
れ、データバスの方向は、中央処理装置１からのＷＲ倍
信号より制御される。On the other hand, the data buses DOB to D7B of the external input/output device 5 and the data buses DOA to D7 of the central processing unit 1 are connected by a bidirectional bus buffer 10, and the direction of the data bus is determined by the central processing unit 1. It is controlled by the WR multiplication signal from device 1.
また、そのデータバスの開閉は、信号すにより制御され
る。Further, opening and closing of the data bus is controlled by a signal S.
Ｄラッチ回路１２及び１５は、ＷｔｌＴ信号ｄが、信号
すの反転信号（反転回路１１の出力信号）の立上りの時
点でアクティブとなり、ＤＲＢＱ信号ａの立上り時点で
ノンアクティブになるように、設定されている。The D latch circuits 12 and 15 are set so that the WtlT signal d becomes active at the rising edge of the inverted signal of the signal (output signal of the inverting circuit 11) and becomes non-active at the rising edge of the DRBQ signal a. ing.
そのシーケンスはＤＲＥＱ信号ａの立上り時点でＤラッ
チ回路１５のＱ出力が′Ｌ″となり、論理和回路１７の
出力信号がＬ″すなわちＤラツ子回路１２のＱ出力が′
Ｈ”となる。その結果、論理和回路１６の出力信号が”
Ｌ”となり、Ｄラッチ回路１５のＱ出力がＨ″となるか
らである。The sequence is that at the rising edge of the DREQ signal a, the Q output of the D latch circuit 15 becomes ``L'', and the output signal of the OR circuit 17 becomes ``L'', that is, the Q output of the D latch circuit 12 becomes ``L''.
As a result, the output signal of the OR circuit 16 becomes "H".
This is because the Q output of the D latch circuit 15 becomes H''.
尚、このＷＡＩＴ信号ｄは第１図に示す様に中央処理装
置１に入力されており、この信号がアクティブになると
中央処理装置１はＷＡＩＴ状態に ・なる。This WAIT signal d is input to the central processing unit 1 as shown in FIG. 1, and when this signal becomes active, the central processing unit 1 enters the WAIT state.
Ｄラッチ回路１４は、ＤＡＣＫ＠号ｅが、信号すとＤＲ
ＦｉＱ信号ａとの論理積信号Ｃ（論理積回路１３の出力
信号）の立下りの時点でアクティブになり、信号すの立
上り時点でノンアクティブになるように、設定されてい
る。The D latch circuit 14 outputs the DACK@signal signal DR.
It is set to become active when the AND signal C (output signal of the AND circuit 13) with the FiQ signal a falls, and to become non-active when the signal S rises.
Ｗ人ＩＴ信号ｄ及びｂＡＣＫ信号ｅの初期値は、システ
ム全体のＲ［ＳＥＴ信号によりノンアクティブとなって
いる。The initial values of the W person IT signal d and the bACK signal e are inactive due to the R[SET signal of the entire system.
第４図は、第３図のインタフェイス部４の具体的回路例
における要部信号のタイミングチャート−である。FIG. 4 is a timing chart of main signals in a specific circuit example of the interface unit 4 shown in FIG.
前述し、た第１図の動作説明（即ち、データ転送の（］
）の場合と（３）の場合）において、内部人出力装［３
または内部メモリ２から読み出されたデータがインタ７
工イス部４を介して如何にして外部入出力装置ｆ５に書
き込まれたかについて、第３図及び＠４図を用いて以下
説明をする。The explanation of the operation in FIG. 1 mentioned above (i.e., data transfer ())
) and case (3)), the internal person output device [3
Or the data read from internal memory 2 is transferred to
How the data is written to the external input/output device f5 via the processing unit 4 will be explained below using FIG. 3 and FIG.
外部入出力装置５にデータを書き込む際は、前述したよ
うに中央処理装置１からＭＥＷ几信号と、メモリアドレ
スデコーダ部７を介してＳＥＬ信号がアクティブとなっ
てインタ７工イス部４に入力され、それＫより、第３図
に示す論理積回路９の出力信号である信号すがアクティ
ブとなる。また、外部入出力装＠５からは、データの受
は入れ準備ができたということでＤＲＥＱ信号ａがアク
ティブとなってインタフェイス部４に入力される。When writing data to the external input/output device 5, as described above, the MEW signal from the central processing unit 1 and the SEL signal are activated via the memory address decoder section 7 and input to the interface section 4. , K, the signal S, which is the output signal of the AND circuit 9 shown in FIG. 3, becomes active. Further, from the external input/output device @5, the DREQ signal a becomes active and is input to the interface section 4, indicating that it is ready to receive data.
しかし、ここで、信号すがアクティブとなるタイミング
と、ＤＩ’ＬｆｆＱ信号ａがアクティブとなるタイミン
グとは、完全に非同期である。従って、第３図の動作と
しては、次の２つの場合が考えられる。即ち、信号すが
アクティブになってから讃ＲＥＱ信号ａがアクティブに
なる場合と、ＤＲＥＱ信号ａがアクティブになってから
信号すがアクティブになる場合と、である。そこで、前
者における場合の主要信号のタイミング會示したのが第
４図（Ａ）であり、後者の場合が第４図（Ｂ）である０
先ず、前者の場合から説明する。However, here, the timing at which the signal a becomes active and the timing at which the DI'LffQ signal a becomes active are completely asynchronous. Therefore, the following two cases can be considered for the operation shown in FIG. That is, there are cases in which the DREQ signal a becomes active after the signal S becomes active, and cases in which the signal S becomes active after the DREQ signal a becomes active. Therefore, FIG. 4(A) shows the timing of the main signals in the former case, and FIG. 4(B) shows the latter case. First, the former case will be explained.
第４図（Ａ）に示す様に、信号すがアクティブ（”Ｌ”
）になると、ＷＡ Ｉ Ｔ信号ｄは、それによりアクテ
ィブ（Ｌ”）となり、中央処理装置１をＷＡＩＴ状態に
する。中央処理装置１は、ＷＡＩＴ状態になると、出力
しているＭＥＷＲ信号。As shown in Figure 4 (A), the signal is active (“L”).
), the WAIT signal d becomes active (L") and puts the central processing unit 1 into the WAIT state. When the central processing unit 1 enters the WAIT state, the MEWR signal it is outputting.
アドレス信号をそのままの状態で保持する。従って、こ
のＷＡＩＴ状態が解除されるまでは、信号すはアクティ
ブ状態を続けることになる。Hold the address signal as it is. Therefore, the signal continues to be active until the WAIT state is released.
次に、ＤＲＥＱ信号ａがアクティブ（’Ｌ″）になると
、信号すは”Ｌ”だから信号Ｃはアクティブ（′Ｌ″）
となり、その結果、ＤＡＣＫ信号ｅがアクティブ（′Ｌ
”）となる。この時点で既にシタバス上にデータが確定
した状態で存在する。Next, when DREQ signal a becomes active ('L''), signal C becomes active ('L'') because signal S is “L”.
As a result, the DACK signal e becomes active ('L
”). At this point, the data already exists on the Sitabus in a fixed state.
ＤＡＣＫ信号ｅがアクティブとなって、外部入出力装置
５に入力されると、外部入出力装置５は、ＤＲｇＱ信号
ａをノンアクティブ圧してインタ７工イス部４に出力し
、それにより信号ＣとＷＡＩ厘信号ｄとはそれぞれノン
アクティブになる。ＷＡＩＴ信号ｄがノンアクティブに
なると、中央処理装置１はＷ人ＩＴ状態が解除され、Ｍ
ＥＷＲ信号をノンアクティブにしてインタフェイス部４
に出力し、それにより、信号すはノンアクティブとなり
、ＤＡＣＫ信号ｅがノンアクティブとなる。When the DACK signal e becomes active and is input to the external input/output device 5, the external input/output device 5 makes the DRgQ signal a non-active and outputs it to the interface section 4, thereby making the signal C and The WAI signal d becomes non-active. When the WAIT signal d becomes non-active, the central processing unit 1 is released from the W person IT state and the M
The interface section 4 makes the EWR signal inactive.
As a result, the signal S becomes non-active, and the DACK signal e becomes non-active.
データは、中央処理装置ｌから出力されるＭＦＳＷＲ信
号の立上りのタイミング（アクティブからノンアクティ
ブになる時点）、即ち、信号すの立上りのタイミングで
もって書き込まれる。Data is written at the timing of the rising edge of the MFSWR signal output from the central processing unit 1 (the point in time when it changes from active to non-active), that is, at the timing of the rising edge of the signal S.
次に後者の場合について説明する。Next, the latter case will be explained.
外部入出力装置５は、ＤＩ’ＬＩｉｌＱ信号ａｔ−アク
ティブにしてインタ７工イス部４に出力すると、次に、
インタ７工イス部４からＤＡＣＫ信号ｅがアクティブと
なって返って来ない限り、ＤＲＥＱ信号ａｔ−アクティ
ブにした状態のまま、その状態を保持して待機している
。When the external input/output device 5 makes the DI'LIilQ signal at-active and outputs it to the interface section 4, next,
Unless the DACK signal e becomes active and is returned from the interface section 4, the DREQ signal at remains in the active state and remains on standby.
次に、信号すがアクティブになると、ＷＡＩＴ信号ｄと
ＤＡＣＫ信号ｅとはほぼ同時にアクティブとなる。これ
により、外部入出力装置５は待機状態から脱し、Ｄ几Ｅ
Ｑ信号ａ′１にノンアクティブにしてインタ７工イス部
４に出力する。Next, when the signal S becomes active, the WAIT signal d and the DACK signal e become active almost simultaneously. As a result, the external input/output device 5 exits from the standby state and
The Q signal a'1 is rendered inactive and output to the interface section 4.
以下は第４図（Ａ）に示したタイミングと同様に推移す
る。Thereafter, the timing changes in the same manner as shown in FIG. 4(A).
以上の様にして、インタフェイス部４から出力されるＷ
ＡＩＴ信号ｄによって中央処理装置１と外部入出力装置
５との同期化を図ることにより℃ＲＥＱ信号とＤＡＣＫ
信号とでシェイクハンドする外部入出力装置５と、他の
各装置との間において、１単位づつのデータ転送を容易
に実現することができる。As described above, the W output from the interface section 4
By synchronizing the central processing unit 1 and the external input/output device 5 using the AIT signal d, the ℃REQ signal and DACK
It is possible to easily realize data transfer one unit at a time between the external input/output device 5 that shakehands with the signal and each other device.
以上説明した如く、本発明によれば、入出力アドレス空
間とメモリアドレス空間が分離している中央処理装置に
おいて、外部入出力装置がメモリアドレス空間に配置さ
れているので、内部入出力装置と外部入出力装置間のデ
ータ転送が、内部人出力装置とメモリ間のデータ転送に
置き換えるこトカテキ、Ｚ ８ ＱＣＰ Ｕ（７）場合
、Ｏ’ｌ’ＩＲ，ＩＮＩＲなどの１命令でデータ転送を
実行することができる。この結果、成る入出力装置から
他の入出力装置へデータを転送する場合、従来の如く、
内部メモリヘ一時データを転送してから他の入出力装置
へデータを転送するというような必要がなくなり、直接
、入出力装置間でデータ転送を行なうことができるので
、高速なデータ転送が実現できるという効果がある。As explained above, according to the present invention, in a central processing unit in which the input/output address space and the memory address space are separated, since the external input/output device is arranged in the memory address space, the internal input/output device and the external If data transfer between input/output devices is replaced with data transfer between internal output device and memory, in the case of Z 8 QCPU (7), data transfer is executed with a single instruction such as O'l'IR, INIR, etc. be able to. As a result, when transferring data from one input/output device to another, as in the past,
There is no need to transfer temporary data to internal memory and then data to other input/output devices, and data can be transferred directly between input/output devices, making it possible to achieve high-speed data transfer. effective.
また、インク７工イス部を設けた場合は、中央処理装置
のＷＡＩＴ信号を利用することにより、ＤＲＪＩ！ｉＱ
信号とＤＡＣＫ信号とによるシェイクハンド方式による
外部入出力装置との同期化を図ることができるので、一
般的な外部入出力装置と他の各装置との結合が容易に可
能となる。In addition, if an ink 7-chair unit is provided, DRJI! iQ
Since it is possible to synchronize with the external input/output device using the shake hand method using the signal and the DACK signal, it becomes possible to easily connect the general external input/output device with other devices.
＠１図は本発明の一実施例を示すブロック図、第２図は
第１図の中央処理装置におけるアドレスマツプを示す模
式図、第３図は第１図のインタフェイス部の具体的回路
例を示す回路図、第４図は第３図における主要信号のタ
イミング図、である。
符号の説明
１・・・・・・中央処理装置、２・・・・・・内部メモ
リ、３・・・・・・内部入出力装置、４・・・・・・イ
ンタ７工イス部、５・・・・・・外部入出力装置
代理人 弁理士 並 木 昭 夫
第１図
第２ 図
９トしス９トＬ２
メＵす７＋ｌ−ｗス
ｒ：２藺
需３図
８論理恥り路９論□封轟回爲
■５
爾
闘 Ｃα ゞ１
一゛）口％
Ｐρ
８図
（Ｒ
閤ｑ了
Ｄう、７チ５つ鴎
■
四 １７論理軸回路
第４ 図
（ｋ ）
ＣＢ ）@ Figure 1 is a block diagram showing one embodiment of the present invention, Figure 2 is a schematic diagram showing an address map in the central processing unit of Figure 1, and Figure 3 is a specific circuit example of the interface section of Figure 1. FIG. 4 is a timing diagram of the main signals in FIG. 3. Explanation of symbols 1...Central processing unit, 2...Internal memory, 3...Internal input/output device, 4...Interface 7 chair section, 5・・・・・・External input/output device agent Patent attorney Akio Namiki Figure 1 Figure 2 Figure 9 Toss 9 Tos L2 Me Usu 7 + l-w Sur: 2 Demand 3 Figure 8 Logic shame path 9 theory □ Sealing turn ■ 5 Battle Cα ゞ 1 1 ゛) Mouth% Pρ 8 Figure (R 閤q了D U, 7chi 5 seagulls ■ 4 17 Logic axis circuit Figure 4 (k) CB)
Claims (1)
したアドレス空間を有し該メモリアドレス空間と入出力
アドレス空間との間におけるデータ転送が１命令で実行
可能な中央処理装置と、該中央処理装置にそれぞれバス
を介して接続される内部メモリと、内部入出力装置と、
外部入出力装置と、を有する情報処理システムにおいて
、 前記内部入出力装置には前記中央処理装置の入出力アド
レス空間内のアドレスを、前記内部メモリ及び外部入出
力装置には前記メモリアドレス空間内のアドレスをそれ
ぞれ割り当てることにより、前記内部入出力装置と外部
入出力装置との間でデータ転送を１命令で行い得るよう
にしたことを特徴とするデータ転送方式。 ２、特許請求の範囲第１項に記載のデータ転送方式にお
いて、前記中央処理装置が、ホールド状態が禁止されて
いる中央処理装置であり、かつ、前記外部入出力装置が
、ＤＲＥＱ（データリクエスト）信号とＤＡＣＫ（デー
タアクノレッジ）信号とのシェイクハンドでデータ転送
を行なう外部入出力装置である場合、前記中央処理装置
を待機状態するＷＡＩＴ（ウェイト）信号を用いて前記
中央処理装置の動作タイミングを制御することにより、
前記外部入出力装置と前記中央処理装置とのデータ転送
の同期化を図るようにしたことを特徴とするデータ転送
方式。[Claims] 1. A central processing unit that has an address space separated into a memory address space and an input/output address space, and is capable of executing data transfer between the memory address space and the input/output address space with a single instruction. and an internal memory and an internal input/output device each connected to the central processing unit via a bus.
An information processing system having an external input/output device, wherein the internal input/output device has an address in the input/output address space of the central processing unit, and the internal memory and external input/output device have an address in the memory address space. A data transfer method characterized in that by assigning addresses to each, data can be transferred between the internal input/output device and the external input/output device with one instruction. 2. In the data transfer method according to claim 1, the central processing unit is a central processing unit in which a hold state is prohibited, and the external input/output device is a DREQ (data request) In the case of an external input/output device that transfers data by shaking hands between a signal and a DACK (data acknowledge) signal, the operation timing of the central processing unit is controlled using a WAIT (wait) signal that puts the central processing unit in a standby state. By doing so,
A data transfer method, characterized in that data transfer between the external input/output device and the central processing unit is synchronized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13389686A JPS62293365A (en) | 1986-06-11 | 1986-06-11 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13389686A JPS62293365A (en) | 1986-06-11 | 1986-06-11 | Data transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293365A true JPS62293365A (en) | 1987-12-19 |
Family
ID=15115638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13389686A Pending JPS62293365A (en) | 1986-06-11 | 1986-06-11 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293365A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285454A (en) * | 1989-03-27 | 1990-11-22 | Motorola Inc | Interface controller for processor |
-
1986
- 1986-06-11 JP JP13389686A patent/JPS62293365A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285454A (en) * | 1989-03-27 | 1990-11-22 | Motorola Inc | Interface controller for processor |
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