JPS6369326A - Data converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
ビット数を変換するデータ変換回路を介してダ ・イレ
クトメモリアクセスによるデータ転送を行うことによっ
てデータを異なるビット数のデータに変換し、ハードウ
ェアにより高速でプログラムの開発を要しないデータ変
換を行うようにした。[Detailed Description of the Invention] [Summary] By performing data transfer by direct memory access via a data conversion circuit that converts the number of bits, data is converted into data with a different number of bits, and the data can be transferred at high speed using hardware. Data conversion is now possible without the need for program development.
本発明は8ビツトデータと32ビツトデータのように、
一方のデータのビット数と他方のデータのビット数とが
異なる2つのデータを相互に変換する装置に関する。The present invention uses 8-bit data and 32-bit data,
The present invention relates to a device that mutually converts two pieces of data in which the number of bits of one data is different from the number of bits of the other data.
従来、このような互いにビット数の異なるデ−タ間の変
換を行うためには、プロセッサなどのデータ処理装置に
よって変換処理を行うものが知られている。Conventionally, in order to perform such conversion between data having different numbers of bits, it is known that the conversion process is performed by a data processing device such as a processor.
このような従来技術における変換処理は、ソフトウェア
に依存するためにプログラムの開発が必要なばかりでな
く、その処理時間も比較的大きいという欠点があった。Conversion processing in such conventional techniques has the disadvantage that it not only requires program development since it depends on software, but also requires a relatively long processing time.
本発明は、このようなデータ変換をハードウェアにより
実行することにより、変換速度の向上とソフトウェアへ
の依存を減少しようとするものである。The present invention aims to improve conversion speed and reduce dependence on software by performing such data conversion using hardware.
本発明は、第1図の原理図に示すように、メモリ2とダ
イレクトメモリアクセスコントローラ(以下、DMAC
,という)3とが接続されたビット数の少ないデータバ
ス1と、メモリ6とDMAC7とが接続されたビット数
の多いデータバス5との間にデータ変換回路10を設け
るとともに、ビット数の少ないデータバス1と上記デー
タ変換回路10との間で転送されたデータの回数を計数
するカウンタ21を備える転送制御回路20を設け、こ
のカウンタ21の計数値に基づいて上記データ変換回路
10にストアされるビット数の少ないデータのビット数
をビット数の多いデータのビット数と一致するように上
記メモリ2とこのデータ変換回路10との間のデータ転
送を制御するようにして、上記データバス1.5に接続
されているメモリ2.6間でダイレクトメモリアクセス
転送(以下、DMA、という)を行ってこれらデータ間
のデータ変換を行なうようにした。As shown in the principle diagram of FIG.
A data conversion circuit 10 is provided between the data bus 1 with a small number of bits to which the memory 6 and the DMAC 7 are connected, and the data bus 5 with a large number of bits to which the memory 6 and DMAC 7 are connected. A transfer control circuit 20 is provided that includes a counter 21 that counts the number of times data is transferred between the data bus 1 and the data conversion circuit 10, and data is stored in the data conversion circuit 10 based on the counted value of the counter 21. The data transfer between the memory 2 and the data conversion circuit 10 is controlled so that the number of bits of data with a small number of bits matches the number of bits of data with a large number of bits. Direct memory access transfer (hereinafter referred to as DMA) is performed between the memories 2 and 6 connected to the memory 2 and 5 to convert data between these data.
例えば8ビツトのデータを32ビツトのデータに変換す
るためには、8ビツトデータを4つまとめて1つの32
ビツトデータにすることが必要である。For example, to convert 8-bit data to 32-bit data, combine four pieces of 8-bit data into one 32-bit data.
It is necessary to convert it into bit data.
本発明を上記例によって具体的に説明すると、8ビツト
データを記憶するメモリ2が記憶している8ビツトデー
タをDMAC5の制御の下にデータ変換回路10に転送
する際にこの転送回数を転送制御回路20のカウンタ2
1により計数しておき、それが4回繰り返されてこのデ
ータ変換回路10に8ピツ)X4回の32ビツトがスト
アされたときに32ビツト側のDMAC7の制御の下に
32ビツトデータバス5を経てメモリ6にDMAを行っ
てこの32ビツトデータがメモリ6に記憶されるように
した。そして、変換すべき8ビツトデータが終了するま
で上記メモリ2からデータを読出して上記動作を繰り返
すようにした。To specifically explain the present invention using the above example, when the 8-bit data stored in the memory 2 that stores 8-bit data is transferred to the data conversion circuit 10 under the control of the DMAC 5, the number of transfers is controlled by the transfer control. Counter 2 of circuit 20
1, and when this is repeated 4 times and 32 bits (8 bits) x 4 times are stored in this data conversion circuit 10, the 32-bit data bus 5 is stored under the control of the DMAC 7 on the 32-bit side. Then, DMA was performed on the memory 6 so that this 32-bit data was stored in the memory 6. Then, data is read from the memory 2 and the above operation is repeated until the 8-bit data to be converted is completed.
また、メモリ6に記憶されている32ビツトデータを8
ビツトデータに変換する際には、このメモリ6からDM
AC7の制御の下に読出されたデータをデータ変換回路
10にストアし、8ビツトずつ4回に分けて8ビツト側
のメモリ2に転送するために上記転送制御回路20に設
けたカウンタ21が4を計数するまで8ビツトデータを
DMAC5の制御の下にD M Aにより逐次上記メモ
リ2に転送し、この転送が終了すると再び次のデータを
上記メモリ6から読出してデータ変換回路10にストア
するように上記動作を変換すべきデータが終了するまで
繰り返すようにした。Also, the 32-bit data stored in memory 6 can be
When converting to bit data, the DM
The counter 21 provided in the transfer control circuit 20 stores the read data in the data conversion circuit 10 under the control of the AC 7 and transfers it to the memory 2 on the 8-bit side in four 8-bit units. The 8-bit data is sequentially transferred to the memory 2 by DMA under the control of the DMAC 5 until the count is counted, and when this transfer is completed, the next data is read out from the memory 6 again and stored in the data conversion circuit 10. The above operation is repeated until the data to be converted is completed.
第2図は本発明の実施例を示すもので、第1図の原理図
において説明した構成要素については第1図におけると
同一の符号を付しである。FIG. 2 shows an embodiment of the present invention, and the constituent elements explained in the principle diagram of FIG. 1 are given the same reference numerals as in FIG. 1.
8ビツトデータを32ビツトに変換してメモリ2からメ
モリ6に転送するライトコマンドがプロセッサ4などか
ら8ビツトデータバス1を介してバッファレジスタ22
にストアされると、オア回路23を経て8ビツトバス側
のDMAC5にDMA要求信号を送るとともにDMAC
5はレジスタ制御信号をデータ変換回路10のレジスタ
群111〜114に送ってメモリ2から上記DMA要求
信号により読出された8ビ1トデータをこのレジスタ群
の第1段のレジスタ111に書込む。A write command to convert 8-bit data into 32-bit data and transfer it from memory 2 to memory 6 is sent from processor 4 or the like to buffer register 22 via 8-bit data bus 1.
When stored, a DMA request signal is sent to the DMAC 5 on the 8-bit bus side via the OR circuit 23, and the DMAC
5 sends a register control signal to the register group 111 to 114 of the data conversion circuit 10, and writes the 8-bit data read from the memory 2 by the DMA request signal to the first stage register 111 of this register group.
この書込みが終了すると、このデータ変換回路10は“
1”レベルのカウンタイネーブル信号を転送制御回路2
0のカウンタ21に送り、次のクロックによりその計数
値を1にしてその出力端子1から“1″を出力する。こ
のときには変換すべきデータが終了していないからDM
AC5および7からのデータ転送終了信号はいずれも“
0”であるからオア回路24、インバータ25を介して
“1”がアンド回路2601つの入力端子に印加され、
このアンド回路26の他の2つの入力端子も上記カウン
タイネーブル信号と上記カウンタ21の出力端子1の出
力とによりいずれも“1″レベルにあるのでこのアンド
回路26からは“1”が出力されて上記オア回路23か
らDMA要求信号をDMAC5に送り、次の8ビツトデ
ータをメモリ2から読出して上記と同様にデータ変換回
路10に送り、先にレジスタ111にストアされていた
データを2段目のレジスタ112にシフトさせた後この
2番目の8ビツトデータをレジスタ111に書込む。When this writing is completed, this data conversion circuit 10 “
1” level counter enable signal to transfer control circuit 2
0 to the counter 21, and with the next clock, the count value is set to 1 and "1" is output from its output terminal 1. At this time, the data to be converted is not finished, so DM
Both data transfer end signals from AC5 and AC7 are “
0”, “1” is applied to one input terminal of the AND circuit 260 via the OR circuit 24 and the inverter 25,
Since the other two input terminals of the AND circuit 26 are both at the "1" level due to the counter enable signal and the output of the output terminal 1 of the counter 21, the AND circuit 26 outputs "1". A DMA request signal is sent from the OR circuit 23 to the DMAC 5, the next 8-bit data is read from the memory 2 and sent to the data conversion circuit 10 in the same manner as above, and the data previously stored in the register 111 is transferred to the second stage. After being shifted to register 112, this second 8-bit data is written to register 111.
この書込みの終了によって転送制御回路20のカウンタ
21にはふたたびカウンタイネーブル信号が印加される
ので次のクロックによってその計数値が2となり、出力
端子2の出力レベルは“1″となるので上記同様に第1
番目ないし第3番目の8ビツトデータがデータ変換回路
10のレジスタ113ないし111に書込まれ、その結
果出力されるカウンタイネーブル信号により第4番目の
8ビツトデータがメモリ2から読出されてデータ変換回
路10のレジスタ114ないし111には第1番目ない
し第4番目の8ビツトデータがストアされる。Upon completion of this write, the counter enable signal is again applied to the counter 21 of the transfer control circuit 20, so the next clock causes the count value to become 2, and the output level of the output terminal 2 becomes "1", so the same procedure as above is performed. 1st
The fourth to third 8-bit data are written to the registers 113 to 111 of the data conversion circuit 10, and the fourth 8-bit data is read from the memory 2 by the counter enable signal output as a result and is written to the data conversion circuit 10. The first to fourth 8-bit data are stored in the ten registers 114 to 111.
この第4番目の8ビツトデータのストアにより上記カウ
ンタ21に送られたカウンタイネーブル信号はその計数
値を4としてその出力端子4から“1”をアンド回路2
7に出力し、出力端子1〜3の出力レベルを“0”とす
るので前記アンド回路26の出力も“0”となりDMA
C5に対するDMA要求信号は遮断される。一方、リー
ドコマンド、すなわち32ビツトデータから8ビツトデ
ータへの変換を指示するコマンド、がバッファレジスタ
22から出力されておらず、またデータ転送も終了して
いないのでDMAC5および7からのデータ転送終了信
号も出力されていないのでNAND回路28の出力が“
1”であり、またカウンタイネーブル信号が1”である
から、これらの信号と前記カウンタ21の出力端子4か
らの“1”が入力されるアンド回路27の出力は“1”
となり、オア回路29から32ピツト側のDMAC7に
DMA要求信号としてこの出力が送られてデータ変換回
路10のレジスタ111〜114にストアされている8
ビツト×4の32ビツトデータはマルチプレクサ12を
経てメモリ6にDMAにより転送・記憶される。The counter enable signal sent to the counter 21 by storing this fourth 8-bit data sets the count value to 4 and outputs "1" from the output terminal 4 to the AND circuit 2.
7 and sets the output level of output terminals 1 to 3 to "0", so the output of the AND circuit 26 also becomes "0" and the DMA
The DMA request signal for C5 is blocked. On the other hand, the read command, that is, the command instructing the conversion of 32-bit data to 8-bit data, has not been output from the buffer register 22, and the data transfer has not been completed, so the data transfer end signal from DMAC 5 and 7 is not output. is not output, so the output of the NAND circuit 28 is “
1" and the counter enable signal is 1", the output of the AND circuit 27 to which these signals and "1" from the output terminal 4 of the counter 21 are input is "1".
This output is sent from the OR circuit 29 to the DMAC 7 on the 32nd pit side as a DMA request signal, and is stored in the registers 111 to 114 of the data conversion circuit 10.
The 32-bit data of 4 bits is transferred and stored in the memory 6 via the multiplexer 12 by DMA.
このメモリ6への記憶が終了すると、DMAC7からD
MA応答信号がアンド回路30に送出され、前記インバ
ータ25の出力が他方の入力端子に供給されているこの
アンド回路30から1′″が出力されてオア回路31を
介して前記カウンタ21をクリアし、同時に前記オア回
路23からDMA要求信号として8ビツト側のDMAC
5に送られるので、メモリ2からは第5番目の8ビツト
データが読出され、第1ないし第4番目の8ビツトデー
タについて述べたと同様にして第5番目ないし第8番目
のデータが32ビツト側のメモリ6に記憶され、さらに
変換すべき全データの処理が終了してこのDMAC5か
らデータ転送終了信号が出力されるまで上記の処理を繰
り返す。When the storage in the memory 6 is completed, the DMAC 7
The MA response signal is sent to the AND circuit 30, and the AND circuit 30, whose other input terminal is supplied with the output of the inverter 25, outputs 1'' and clears the counter 21 via the OR circuit 31. , At the same time, the OR circuit 23 outputs a DMA request signal to the 8-bit side DMAC.
5, the fifth 8-bit data is read from memory 2, and in the same way as described for the first to fourth 8-bit data, the fifth to eighth data are read out to the 32-bit side. The above process is repeated until all data to be converted has been processed and a data transfer end signal is output from the DMAC 5.
このデータ転送終了信号がD M A C3から送出さ
れると、オア回路24、インバータ25からアンド回路
26およびアンド回路30の1つの入力端子に“0”が
供給されるのでメモリ2からメモリ6へのDMAは終了
する。When this data transfer end signal is sent from the DMA C3, "0" is supplied from the OR circuit 24 and the inverter 25 to one input terminal of the AND circuit 26 and the AND circuit 30, so that the signal is transferred from the memory 2 to the memory 6. DMA ends.
次に、プロセッサ4からバッファレジスタ22にリード
コマンド、すなわちメモリ6の32ビツトデータを8ビ
ツトデータに変換してメモリ2にDMA転送するコマン
ドがロードされると、このバッファレジスタ22の出力
端子222から“1”が出力され、オア回路29からD
MAC7にD MA要求が送られてメモリ6から32ビ
ツトデータが読出され、この読出しが終了するとD M
A C7はDMA応答信号を送出し、この信号はアン
ド回路30、オア回路31を経てカウンタ21をクリア
するとともにオア回路23から8ビツト側のDMAC5
にDMA要求信号を送出し、このDMAC5はデータ変
換回路10のレジスタ111〜114にレジスタ制御信
号を送ってマルチプレクサ12からレジスタ111〜1
14にメモリ6から読出された上記32ビツトデータを
8ビツトずつストアする。Next, when a read command, that is, a command to convert the 32-bit data in the memory 6 to 8-bit data and DMA transfer it to the memory 2, is loaded from the processor 4 to the buffer register 22, the data is read from the output terminal 222 of the buffer register 22. “1” is output and the OR circuit 29 outputs D
A DMA request is sent to the MAC 7, 32-bit data is read from the memory 6, and when this reading is completed, the DMA request is sent to the MAC 7.
A C7 sends out a DMA response signal, and this signal passes through an AND circuit 30 and an OR circuit 31, clears the counter 21, and is sent from the OR circuit 23 to the DMAC 5 on the 8-bit side.
The DMAC 5 sends a DMA request signal to the registers 111 to 114 of the data conversion circuit 10, and sends a register control signal to the registers 111 to 114 from the multiplexer 12.
The 32-bit data read from the memory 6 is stored in the memory 14 in units of 8 bits.
この書込みが終了するとデータ変換回路10からカウン
タイネーブル信号が送出されてカウンタ21の計数値が
1となるので、アンド回路26からオア回路23をへて
DMAC5にDMA要求信号が印加されて、このDMA
C5はレジスタ制御信号をレジスタ111〜llaに送
り、先ずレジスタ114にストアされている8ビツトデ
ータをメモリ2に転送するとともにレジスタ111〜1
13にそれぞれストアされている8ビツトデータをレジ
スタ112〜114にシフトする。When this write is completed, a counter enable signal is sent from the data conversion circuit 10 and the count value of the counter 21 becomes 1, so a DMA request signal is applied from the AND circuit 26 to the DMAC 5 via the OR circuit 23, and this DMA request signal is applied to the DMAC 5 via the OR circuit 23.
C5 sends register control signals to registers 111 to lla, first transfers the 8-bit data stored in register 114 to memory 2, and also transfers the 8-bit data stored in register 114 to registers 111 to 1a.
The 8-bit data stored in each register 13 is shifted to registers 112-114.
このシフト終了によりこのデータ変換回路10は再びカ
ウンタイネーブル信号を送出し、上記同様にレジスタ1
14のデータをメモリ2に転送・記憶させ、このように
してレジスタ111〜114にストアされていた8ビツ
ト×4のデータをすべてメモリ2に転送・記憶させる。Upon completion of this shift, the data conversion circuit 10 again sends out the counter enable signal and register 1 as described above.
14 data is transferred and stored in the memory 2, and all the 8-bit×4 data thus stored in the registers 111 to 114 are transferred and stored in the memory 2.
この転送・記憶が4回行われたとき、カウンタ21の計
数値は4となり、先にライトコマンドについて説明した
ように、アンド回路27から32ビツト側のDMAC7
にDMA要求信号を送出してメモリ6から次の32ビツ
トデータを読出し、以下上記の動作を繰り返して変換す
べきデータを8ビツト側メモリ2に8ビツトデータに変
換・記憶させる。When this transfer/storage is performed four times, the count value of the counter 21 becomes 4, and as explained above about the write command, the AND circuit 27 sends the data to the DMAC 7 on the 32-bit side.
A DMA request signal is sent to read the next 32-bit data from the memory 6, and the above operation is repeated to convert and store the data to be converted into 8-bit data in the 8-bit side memory 2.
所要の変換が終了すると、DMAC7はデータ転送終了
信号を送出するので、アンド回路26.30および27
はインバータ25およびNAND回路28の“0”出力
によりいずれもその出力が“0”となり、変換処理は終
了する。When the required conversion is completed, the DMAC 7 sends out a data transfer end signal, so the AND circuits 26, 30 and 27
Both outputs become "0" due to the "0" outputs of the inverter 25 and the NAND circuit 28, and the conversion process ends.
本発明によれば、データのビット数を変換するデータ変
換回路を介してDMAを行うことによりハードウェアで
のビット数変換を実行できるのでその処理速度が早く、
またソフトウェアに依存しないのでプログラムを作成す
る必要もないという格別の効果を達成することができる
。According to the present invention, bit number conversion can be performed in hardware by performing DMA via a data conversion circuit that converts the number of bits of data, so the processing speed is fast.
Moreover, since it does not depend on software, it is possible to achieve the special effect that there is no need to create a program.
第1図は本発明の原理を示すブロック図、第2図は本発
明の実施例を示すブロック図である。
1はビット数の少ないデータバス、5はビット数の多い
データバス、2.6はメモリ、3.7はダイレクトメモ
リアクセスコントローラ、10はデータ変換回路、20
は転送制御回路、21はカウンタである。FIG. 1 is a block diagram showing the principle of the invention, and FIG. 2 is a block diagram showing an embodiment of the invention. 1 is a data bus with a small number of bits, 5 is a data bus with a large number of bits, 2.6 is a memory, 3.7 is a direct memory access controller, 10 is a data conversion circuit, 20
is a transfer control circuit, and 21 is a counter.
Claims (1)
(3)とが接続されたビット数の少ないデータバス(1
)と、メモリ(6)とダイレクトメモリアクセスコント
ローラ(7)とが接続されたビット数の多いデータバス
(5)との間にデータ変換回路(10)を設けるととも
に、上記ビット数の少ないデータバスと上記データ変換
回路間で転送されたデータの回数を計数するカウンタ(
21)を備える転送制御回路(20)を設け、このカウ
ンタの計数値に基づいて上記データ変換回路にストアさ
れるビット数の少ないデータのビット数をビット数の多
いデータのビット数と一致するように上記ビット数の少
ないデータのメモリとこのデータ変換回路との間のデー
タ転送を制御するようにして、上記2つのメモリ間でダ
イレクトメモリアクセス転送を行ってこれらデータ間の
データ変換を行なうようにしたことを特徴とするデータ
変換装置。A data bus (1) with a small number of bits connects the memory (2) and the direct memory access controller (3).
) and a data bus (5) with a large number of bits connected to the memory (6) and the direct memory access controller (7), and a data conversion circuit (10) is provided between the data bus (5) with a large number of bits connected to the memory (6) and the direct memory access controller (7). A counter (
21), the transfer control circuit (20) is configured to match the number of bits of data with a small number of bits stored in the data conversion circuit with the number of bits of data with a large number of bits, based on the count value of this counter. Then, data transfer between the memory for data with a small number of bits and this data conversion circuit is controlled, and direct memory access transfer is performed between the two memories to perform data conversion between these data. A data conversion device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21275486A JPS6369326A (en) | 1986-09-11 | 1986-09-11 | Data converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21275486A JPS6369326A (en) | 1986-09-11 | 1986-09-11 | Data converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6369326A true JPS6369326A (en) | 1988-03-29 |
Family
ID=16627859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21275486A Pending JPS6369326A (en) | 1986-09-11 | 1986-09-11 | Data converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6369326A (en) |
-
1986
- 1986-09-11 JP JP21275486A patent/JPS6369326A/en active Pending
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