JPS6369326A - Data converter - Google Patents

Abstract

PURPOSE:To attain the data conversion at high speed while not requiring program development by applying data transfer by a direct memory access via a data conversion circuit converting bit number so as to convert a data into another data of a different bit number. CONSTITUTION:In transferring an 8-bit data stored in a memory 2 n the 8-bit data to a data conversion circuit 10 under the control of a DMAC 3, the number of times of transfer is counted by a counter 21 of a transfer control circuit 20, and when the operation is repeated four times and 32bit (8-bitX4 times) is stored in the data conversion circuit 10, direct memory access is aplied to e memory 6 via a 32-bit data bus 5 under the control of a DMAC 7 at the 32-bit side so as to store the 32-bit date in the memory 6. Until the 8-bit data to be converted is finished, the data is read from the memory 2 and the said operation is repeated.

Description

【発明の詳細な説明】 〔概　要〕 ビット数を変換するデータ変換回路を介してダ　・イレ
クトメモリアクセスによるデータ転送を行うことによっ
てデータを異なるビット数のデータに変換し、ハードウ
ェアにより高速でプログラムの開発を要しないデータ変
換を行うようにした。[Detailed Description of the Invention] [Summary] By performing data transfer by direct memory access via a data conversion circuit that converts the number of bits, data is converted into data with a different number of bits, and the data can be transferred at high speed using hardware. Data conversion is now possible without the need for program development.

〔産業上の利用分野〕[Industrial application field]

本発明は８ビツトデータと３２ビツトデータのように、
一方のデータのビット数と他方のデータのビット数とが
異なる２つのデータを相互に変換する装置に関する。The present invention uses 8-bit data and 32-bit data,
The present invention relates to a device that mutually converts two pieces of data in which the number of bits of one data is different from the number of bits of the other data.

〔従来の技術〕[Conventional technology]

従来、このような互いにビット数の異なるデ−タ間の変
換を行うためには、プロセッサなどのデータ処理装置に
よって変換処理を行うものが知られている。Conventionally, in order to perform such conversion between data having different numbers of bits, it is known that the conversion process is performed by a data processing device such as a processor.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このような従来技術における変換処理は、ソフトウェア
に依存するためにプログラムの開発が必要なばかりでな
く、その処理時間も比較的大きいという欠点があった。Conversion processing in such conventional techniques has the disadvantage that it not only requires program development since it depends on software, but also requires a relatively long processing time.

本発明は、このようなデータ変換をハードウェアにより
実行することにより、変換速度の向上とソフトウェアへ
の依存を減少しようとするものである。The present invention aims to improve conversion speed and reduce dependence on software by performing such data conversion using hardware.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、第１図の原理図に示すように、メモリ２とダ
イレクトメモリアクセスコントローラ（以下、ＤＭＡＣ
，という）３とが接続されたビット数の少ないデータバ
ス１と、メモリ６とＤＭＡＣ７とが接続されたビット数
の多いデータバス５との間にデータ変換回路１０を設け
るとともに、ビット数の少ないデータバス１と上記デー
タ変換回路１０との間で転送されたデータの回数を計数
するカウンタ２１を備える転送制御回路２０を設け、こ
のカウンタ２１の計数値に基づいて上記データ変換回路
１０にストアされるビット数の少ないデータのビット数
をビット数の多いデータのビット数と一致するように上
記メモリ２とこのデータ変換回路１０との間のデータ転
送を制御するようにして、上記データバス１．５に接続
されているメモリ２．６間でダイレクトメモリアクセス
転送（以下、ＤＭＡ、という）を行ってこれらデータ間
のデータ変換を行なうようにした。As shown in the principle diagram of FIG.
A data conversion circuit 10 is provided between the data bus 1 with a small number of bits to which the memory 6 and the DMAC 7 are connected, and the data bus 5 with a large number of bits to which the memory 6 and DMAC 7 are connected. A transfer control circuit 20 is provided that includes a counter 21 that counts the number of times data is transferred between the data bus 1 and the data conversion circuit 10, and data is stored in the data conversion circuit 10 based on the counted value of the counter 21. The data transfer between the memory 2 and the data conversion circuit 10 is controlled so that the number of bits of data with a small number of bits matches the number of bits of data with a large number of bits. Direct memory access transfer (hereinafter referred to as DMA) is performed between the memories 2 and 6 connected to the memory 2 and 5 to convert data between these data.

〔作　用〕[For production]

例えば８ビツトのデータを３２ビツトのデータに変換す
るためには、８ビツトデータを４つまとめて１つの３２
ビツトデータにすることが必要である。For example, to convert 8-bit data to 32-bit data, combine four pieces of 8-bit data into one 32-bit data.
It is necessary to convert it into bit data.

本発明を上記例によって具体的に説明すると、８ビツト
データを記憶するメモリ２が記憶している８ビツトデー
タをＤＭＡＣ５の制御の下にデータ変換回路１０に転送
する際にこの転送回数を転送制御回路２０のカウンタ２
１により計数しておき、それが４回繰り返されてこのデ
ータ変換回路１０に８ピツ）Ｘ４回の３２ビツトがスト
アされたときに３２ビツト側のＤＭＡＣ７の制御の下に
３２ビツトデータバス５を経てメモリ６にＤＭＡを行っ
てこの３２ビツトデータがメモリ６に記憶されるように
した。そして、変換すべき８ビツトデータが終了するま
で上記メモリ２からデータを読出して上記動作を繰り返
すようにした。To specifically explain the present invention using the above example, when the 8-bit data stored in the memory 2 that stores 8-bit data is transferred to the data conversion circuit 10 under the control of the DMAC 5, the number of transfers is controlled by the transfer control. Counter 2 of circuit 20
1, and when this is repeated 4 times and 32 bits (8 bits) x 4 times are stored in this data conversion circuit 10, the 32-bit data bus 5 is stored under the control of the DMAC 7 on the 32-bit side. Then, DMA was performed on the memory 6 so that this 32-bit data was stored in the memory 6. Then, data is read from the memory 2 and the above operation is repeated until the 8-bit data to be converted is completed.

また、メモリ６に記憶されている３２ビツトデータを８
ビツトデータに変換する際には、このメモリ６からＤＭ
ＡＣ７の制御の下に読出されたデータをデータ変換回路
１０にストアし、８ビツトずつ４回に分けて８ビツト側
のメモリ２に転送するために上記転送制御回路２０に設
けたカウンタ２１が４を計数するまで８ビツトデータを
ＤＭＡＣ５の制御の下にＤ　Ｍ　Ａにより逐次上記メモ
リ２に転送し、この転送が終了すると再び次のデータを
上記メモリ６から読出してデータ変換回路１０にストア
するように上記動作を変換すべきデータが終了するまで
繰り返すようにした。Also, the 32-bit data stored in memory 6 can be
When converting to bit data, the DM
The counter 21 provided in the transfer control circuit 20 stores the read data in the data conversion circuit 10 under the control of the AC 7 and transfers it to the memory 2 on the 8-bit side in four 8-bit units. The 8-bit data is sequentially transferred to the memory 2 by DMA under the control of the DMAC 5 until the count is counted, and when this transfer is completed, the next data is read out from the memory 6 again and stored in the data conversion circuit 10. The above operation is repeated until the data to be converted is completed.

〔実施例〕〔Example〕

第２図は本発明の実施例を示すもので、第１図の原理図
において説明した構成要素については第１図におけると
同一の符号を付しである。FIG. 2 shows an embodiment of the present invention, and the constituent elements explained in the principle diagram of FIG. 1 are given the same reference numerals as in FIG. 1.

８ビツトデータを３２ビツトに変換してメモリ２からメ
モリ６に転送するライトコマンドがプロセッサ４などか
ら８ビツトデータバス１を介してバッファレジスタ２２
にストアされると、オア回路２３を経て８ビツトバス側
のＤＭＡＣ５にＤＭＡ要求信号を送るとともにＤＭＡＣ
５はレジスタ制御信号をデータ変換回路１０のレジスタ
群１１１〜１１４に送ってメモリ２から上記ＤＭＡ要求
信号により読出された８ビ１トデータをこのレジスタ群
の第１段のレジスタ１１１に書込む。A write command to convert 8-bit data into 32-bit data and transfer it from memory 2 to memory 6 is sent from processor 4 or the like to buffer register 22 via 8-bit data bus 1.
When stored, a DMA request signal is sent to the DMAC 5 on the 8-bit bus side via the OR circuit 23, and the DMAC
5 sends a register control signal to the register group 111 to 114 of the data conversion circuit 10, and writes the 8-bit data read from the memory 2 by the DMA request signal to the first stage register 111 of this register group.

この書込みが終了すると、このデータ変換回路１０は“
１”レベルのカウンタイネーブル信号を転送制御回路２
０のカウンタ２１に送り、次のクロックによりその計数
値を１にしてその出力端子１から“１″を出力する。こ
のときには変換すべきデータが終了していないからＤＭ
ＡＣ５および７からのデータ転送終了信号はいずれも“
０”であるからオア回路２４、インバータ２５を介して
“１”がアンド回路２６０１つの入力端子に印加され、
このアンド回路２６の他の２つの入力端子も上記カウン
タイネーブル信号と上記カウンタ２１の出力端子１の出
力とによりいずれも“１″レベルにあるのでこのアンド
回路２６からは“１”が出力されて上記オア回路２３か
らＤＭＡ要求信号をＤＭＡＣ５に送り、次の８ビツトデ
ータをメモリ２から読出して上記と同様にデータ変換回
路１０に送り、先にレジスタ１１１にストアされていた
データを２段目のレジスタ１１２にシフトさせた後この
２番目の８ビツトデータをレジスタ１１１に書込む。When this writing is completed, this data conversion circuit 10 “
1” level counter enable signal to transfer control circuit 2
0 to the counter 21, and with the next clock, the count value is set to 1 and "1" is output from its output terminal 1. At this time, the data to be converted is not finished, so DM
Both data transfer end signals from AC5 and AC7 are “
0”, “1” is applied to one input terminal of the AND circuit 260 via the OR circuit 24 and the inverter 25,
Since the other two input terminals of the AND circuit 26 are both at the "1" level due to the counter enable signal and the output of the output terminal 1 of the counter 21, the AND circuit 26 outputs "1". A DMA request signal is sent from the OR circuit 23 to the DMAC 5, the next 8-bit data is read from the memory 2 and sent to the data conversion circuit 10 in the same manner as above, and the data previously stored in the register 111 is transferred to the second stage. After being shifted to register 112, this second 8-bit data is written to register 111.

この書込みの終了によって転送制御回路２０のカウンタ
２１にはふたたびカウンタイネーブル信号が印加される
ので次のクロックによってその計数値が２となり、出力
端子２の出力レベルは“１″となるので上記同様に第１
番目ないし第３番目の８ビツトデータがデータ変換回路
１０のレジスタ１１３ないし１１１に書込まれ、その結
果出力されるカウンタイネーブル信号により第４番目の
８ビツトデータがメモリ２から読出されてデータ変換回
路１０のレジスタ１１４ないし１１１には第１番目ない
し第４番目の８ビツトデータがストアされる。Upon completion of this write, the counter enable signal is again applied to the counter 21 of the transfer control circuit 20, so the next clock causes the count value to become 2, and the output level of the output terminal 2 becomes "1", so the same procedure as above is performed. 1st
The fourth to third 8-bit data are written to the registers 113 to 111 of the data conversion circuit 10, and the fourth 8-bit data is read from the memory 2 by the counter enable signal output as a result and is written to the data conversion circuit 10. The first to fourth 8-bit data are stored in the ten registers 114 to 111.

この第４番目の８ビツトデータのストアにより上記カウ
ンタ２１に送られたカウンタイネーブル信号はその計数
値を４としてその出力端子４から“１”をアンド回路２
７に出力し、出力端子１〜３の出力レベルを“０”とす
るので前記アンド回路２６の出力も“０”となりＤＭＡ
Ｃ５に対するＤＭＡ要求信号は遮断される。一方、リー
ドコマンド、すなわち３２ビツトデータから８ビツトデ
ータへの変換を指示するコマンド、がバッファレジスタ
２２から出力されておらず、またデータ転送も終了して
いないのでＤＭＡＣ５および７からのデータ転送終了信
号も出力されていないのでＮＡＮＤ回路２８の出力が“
１”であり、またカウンタイネーブル信号が１”である
から、これらの信号と前記カウンタ２１の出力端子４か
らの“１”が入力されるアンド回路２７の出力は“１”
となり、オア回路２９から３２ピツト側のＤＭＡＣ７に
ＤＭＡ要求信号としてこの出力が送られてデータ変換回
路１０のレジスタ１１１〜１１４にストアされている８
ビツト×４の３２ビツトデータはマルチプレクサ１２を
経てメモリ６にＤＭＡにより転送・記憶される。The counter enable signal sent to the counter 21 by storing this fourth 8-bit data sets the count value to 4 and outputs "1" from the output terminal 4 to the AND circuit 2.
7 and sets the output level of output terminals 1 to 3 to "0", so the output of the AND circuit 26 also becomes "0" and the DMA
The DMA request signal for C5 is blocked. On the other hand, the read command, that is, the command instructing the conversion of 32-bit data to 8-bit data, has not been output from the buffer register 22, and the data transfer has not been completed, so the data transfer end signal from DMAC 5 and 7 is not output. is not output, so the output of the NAND circuit 28 is “
1" and the counter enable signal is 1", the output of the AND circuit 27 to which these signals and "1" from the output terminal 4 of the counter 21 are input is "1".
This output is sent from the OR circuit 29 to the DMAC 7 on the 32nd pit side as a DMA request signal, and is stored in the registers 111 to 114 of the data conversion circuit 10.
The 32-bit data of 4 bits is transferred and stored in the memory 6 via the multiplexer 12 by DMA.

このメモリ６への記憶が終了すると、ＤＭＡＣ７からＤ
ＭＡ応答信号がアンド回路３０に送出され、前記インバ
ータ２５の出力が他方の入力端子に供給されているこの
アンド回路３０から１′″が出力されてオア回路３１を
介して前記カウンタ２１をクリアし、同時に前記オア回
路２３からＤＭＡ要求信号として８ビツト側のＤＭＡＣ
５に送られるので、メモリ２からは第５番目の８ビツト
データが読出され、第１ないし第４番目の８ビツトデー
タについて述べたと同様にして第５番目ないし第８番目
のデータが３２ビツト側のメモリ６に記憶され、さらに
変換すべき全データの処理が終了してこのＤＭＡＣ５か
らデータ転送終了信号が出力されるまで上記の処理を繰
り返す。When the storage in the memory 6 is completed, the DMAC 7
The MA response signal is sent to the AND circuit 30, and the AND circuit 30, whose other input terminal is supplied with the output of the inverter 25, outputs 1'' and clears the counter 21 via the OR circuit 31. , At the same time, the OR circuit 23 outputs a DMA request signal to the 8-bit side DMAC.
5, the fifth 8-bit data is read from memory 2, and in the same way as described for the first to fourth 8-bit data, the fifth to eighth data are read out to the 32-bit side. The above process is repeated until all data to be converted has been processed and a data transfer end signal is output from the DMAC 5.

このデータ転送終了信号がＤ　Ｍ　Ａ　Ｃ３から送出さ
れると、オア回路２４、インバータ２５からアンド回路
２６およびアンド回路３０の１つの入力端子に“０”が
供給されるのでメモリ２からメモリ６へのＤＭＡは終了
する。When this data transfer end signal is sent from the DMA C3, "0" is supplied from the OR circuit 24 and the inverter 25 to one input terminal of the AND circuit 26 and the AND circuit 30, so that the signal is transferred from the memory 2 to the memory 6. DMA ends.

次に、プロセッサ４からバッファレジスタ２２にリード
コマンド、すなわちメモリ６の３２ビツトデータを８ビ
ツトデータに変換してメモリ２にＤＭＡ転送するコマン
ドがロードされると、このバッファレジスタ２２の出力
端子２２２から“１”が出力され、オア回路２９からＤ
ＭＡＣ７にＤ　ＭＡ要求が送られてメモリ６から３２ビ
ツトデータが読出され、この読出しが終了するとＤ　Ｍ
　Ａ　Ｃ７はＤＭＡ応答信号を送出し、この信号はアン
ド回路３０、オア回路３１を経てカウンタ２１をクリア
するとともにオア回路２３から８ビツト側のＤＭＡＣ５
にＤＭＡ要求信号を送出し、このＤＭＡＣ５はデータ変
換回路１０のレジスタ１１１〜１１４にレジスタ制御信
号を送ってマルチプレクサ１２からレジスタ１１１〜１
１４にメモリ６から読出された上記３２ビツトデータを
８ビツトずつストアする。Next, when a read command, that is, a command to convert the 32-bit data in the memory 6 to 8-bit data and DMA transfer it to the memory 2, is loaded from the processor 4 to the buffer register 22, the data is read from the output terminal 222 of the buffer register 22. “1” is output and the OR circuit 29 outputs D
A DMA request is sent to the MAC 7, 32-bit data is read from the memory 6, and when this reading is completed, the DMA request is sent to the MAC 7.
A C7 sends out a DMA response signal, and this signal passes through an AND circuit 30 and an OR circuit 31, clears the counter 21, and is sent from the OR circuit 23 to the DMAC 5 on the 8-bit side.
The DMAC 5 sends a DMA request signal to the registers 111 to 114 of the data conversion circuit 10, and sends a register control signal to the registers 111 to 114 from the multiplexer 12.
The 32-bit data read from the memory 6 is stored in the memory 14 in units of 8 bits.

この書込みが終了するとデータ変換回路１０からカウン
タイネーブル信号が送出されてカウンタ２１の計数値が
１となるので、アンド回路２６からオア回路２３をへて
ＤＭＡＣ５にＤＭＡ要求信号が印加されて、このＤＭＡ
Ｃ５はレジスタ制御信号をレジスタ１１１〜ｌｌａに送
り、先ずレジスタ１１４にストアされている８ビツトデ
ータをメモリ２に転送するとともにレジスタ１１１〜１
１３にそれぞれストアされている８ビツトデータをレジ
スタ１１２〜１１４にシフトする。When this write is completed, a counter enable signal is sent from the data conversion circuit 10 and the count value of the counter 21 becomes 1, so a DMA request signal is applied from the AND circuit 26 to the DMAC 5 via the OR circuit 23, and this DMA request signal is applied to the DMAC 5 via the OR circuit 23.
C5 sends register control signals to registers 111 to lla, first transfers the 8-bit data stored in register 114 to memory 2, and also transfers the 8-bit data stored in register 114 to registers 111 to 1a.
The 8-bit data stored in each register 13 is shifted to registers 112-114.

このシフト終了によりこのデータ変換回路１０は再びカ
ウンタイネーブル信号を送出し、上記同様にレジスタ１
１４のデータをメモリ２に転送・記憶させ、このように
してレジスタ１１１〜１１４にストアされていた８ビツ
ト×４のデータをすべてメモリ２に転送・記憶させる。Upon completion of this shift, the data conversion circuit 10 again sends out the counter enable signal and register 1 as described above.
14 data is transferred and stored in the memory 2, and all the 8-bit×4 data thus stored in the registers 111 to 114 are transferred and stored in the memory 2.

この転送・記憶が４回行われたとき、カウンタ２１の計
数値は４となり、先にライトコマンドについて説明した
ように、アンド回路２７から３２ビツト側のＤＭＡＣ７
にＤＭＡ要求信号を送出してメモリ６から次の３２ビツ
トデータを読出し、以下上記の動作を繰り返して変換す
べきデータを８ビツト側メモリ２に８ビツトデータに変
換・記憶させる。When this transfer/storage is performed four times, the count value of the counter 21 becomes 4, and as explained above about the write command, the AND circuit 27 sends the data to the DMAC 7 on the 32-bit side.
A DMA request signal is sent to read the next 32-bit data from the memory 6, and the above operation is repeated to convert and store the data to be converted into 8-bit data in the 8-bit side memory 2.

所要の変換が終了すると、ＤＭＡＣ７はデータ転送終了
信号を送出するので、アンド回路２６．３０および２７
はインバータ２５およびＮＡＮＤ回路２８の“０”出力
によりいずれもその出力が“０”となり、変換処理は終
了する。When the required conversion is completed, the DMAC 7 sends out a data transfer end signal, so the AND circuits 26, 30 and 27
Both outputs become "0" due to the "0" outputs of the inverter 25 and the NAND circuit 28, and the conversion process ends.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、データのビット数を変換するデータ変
換回路を介してＤＭＡを行うことによりハードウェアで
のビット数変換を実行できるのでその処理速度が早く、
またソフトウェアに依存しないのでプログラムを作成す
る必要もないという格別の効果を達成することができる
。According to the present invention, bit number conversion can be performed in hardware by performing DMA via a data conversion circuit that converts the number of bits of data, so the processing speed is fast.
Moreover, since it does not depend on software, it is possible to achieve the special effect that there is no need to create a program.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理を示すブロック図、第２図は本発
明の実施例を示すブロック図である。 １はビット数の少ないデータバス、５はビット数の多い
データバス、２．６はメモリ、３．７はダイレクトメモ
リアクセスコントローラ、１０はデータ変換回路、２０
は転送制御回路、２１はカウンタである。FIG. 1 is a block diagram showing the principle of the invention, and FIG. 2 is a block diagram showing an embodiment of the invention. 1 is a data bus with a small number of bits, 5 is a data bus with a large number of bits, 2.6 is a memory, 3.7 is a direct memory access controller, 10 is a data conversion circuit, 20
is a transfer control circuit, and 21 is a counter.

Claims (1)

【特許請求の範囲】[Claims] メモリ（２）とダイレクトメモリアクセスコントローラ
（３）とが接続されたビット数の少ないデータバス（１
）と、メモリ（６）とダイレクトメモリアクセスコント
ローラ（７）とが接続されたビット数の多いデータバス
（５）との間にデータ変換回路（１０）を設けるととも
に、上記ビット数の少ないデータバスと上記データ変換
回路間で転送されたデータの回数を計数するカウンタ（
２１）を備える転送制御回路（２０）を設け、このカウ
ンタの計数値に基づいて上記データ変換回路にストアさ
れるビット数の少ないデータのビット数をビット数の多
いデータのビット数と一致するように上記ビット数の少
ないデータのメモリとこのデータ変換回路との間のデー
タ転送を制御するようにして、上記２つのメモリ間でダ
イレクトメモリアクセス転送を行ってこれらデータ間の
データ変換を行なうようにしたことを特徴とするデータ
変換装置。A data bus (1) with a small number of bits connects the memory (2) and the direct memory access controller (3).
) and a data bus (5) with a large number of bits connected to the memory (6) and the direct memory access controller (7), and a data conversion circuit (10) is provided between the data bus (5) with a large number of bits connected to the memory (6) and the direct memory access controller (7). A counter (
21), the transfer control circuit (20) is configured to match the number of bits of data with a small number of bits stored in the data conversion circuit with the number of bits of data with a large number of bits, based on the count value of this counter. Then, data transfer between the memory for data with a small number of bits and this data conversion circuit is controlled, and direct memory access transfer is performed between the two memories to perform data conversion between these data. A data conversion device characterized by: