JPH02280257A - Dma control circuit - Google Patents

Abstract

PURPOSE:To execute data transfer between I/O devices requesting DMA (Direct Memory Access) transfer only in one time of DMA transfer by providing a memory-I/O conversion circuit between a CPU bus and the I/O device. CONSTITUTION:A DMA controller 1 outputs data to a data bus 6 by setting an I/O read and write signal 11 for a first I/O device 31 at a read enable state. And the controller inputs the data on the data bus 6 by setting a memory read and write signal 7 at a write enable state for a second I/O device 32. As a result, the transfer of the data is performed between two I/O devices 31 and 32 via the data bus 6, and ready signals 81 and 82 are outputted from the I/O devices 31 and 32, respectively, then, the data transfer is completed. Thereby, the data transfer between the I/O devices can be executed in one bus cycle.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野］ この発明は、ＤＭＡ転送を要求する周辺装置（以下、Ｉ
／Ｏ装置という、）相互間のＤＭＡ（Ｄｉｒｅｃｔ　　
Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ）転送を制御する機能を
持たないＤＭＡコントローラを使用して、Ｉ／Ｏ装置相
互間のＤＭＡ転送を可能にしたＤＭＡ制御回路に関する
ものである。[Industrial Application Field] This invention is applicable to peripheral devices (hereinafter referred to as I/O) that request DMA transfer.
DMA (Direct
The present invention relates to a DMA control circuit that enables DMA transfer between I/O devices using a DMA controller that does not have a function to control memory access (Memory Access) transfer.

【従来の技術】[Conventional technology]

第２図は、従来のＤＭＡ制御回路を示すブロック図であ
る０図に右いて、ｌはＤＭＡ転送を制御するＤＭＡコン
トローラ（以下、ＤＭＡＣという、）、２はＣＰＵバス
で、アドレスバス５、データバス６、メモリ４に対する
データの読み書きを指令するメモリリード・ライト信号
７、Ｉ／Ｏ装置３の状ぜを示すレディ信号８、ＤＭＡ転
送を要求するＤＭＡ要求信号（以下ＤＲＱという。）９
、ＤＭＡ転送が許可されたことを示すＤＭＡ応答信号（
以下、ＤＡＣＫという、）／Ｏ、Ｉ／Ｏ装置に対するデ
ータの読み書きを指令するＩ／Ｏリード・ライト信号１
１より構成されている。 次に動作について説明する。まず、Ｉ／Ｏ装置３がＤＭ
ＡＣｌに対して、ＤＲＱ９を出力する。 すると、ＤＭＡＣｌは、ＣＰＵ　（図示せず）に対して
バス開放要求を出して、ＣＰＵバス２が自身のために開
放されるのを待つ、ＣＰＵバス２が開放されると、Ｉ／
Ｏ装置３に対して、ＤＡＣＫｌｏを出し、Ｉ／Ｏリード
・ライト信号１１をリードイネーブル状態にしてデータ
をデータバス６に出力させる。また、アドレスバス５に
、あらかじめ定められているアドレスデータを出力し、
メモリリード・ライト信号７をライトイネーブル状態に
して、データバス６上のデータを書き込ませる。そして
、Ｉ／Ｏ装置３はデータ転送が終了したらレディ信号８
を出力する。ここで、データ転送は１バスサイクルで実
行される。以上の動作を繰り返してＤＭＡ転送が実行さ
れる。なお、以上の説明はＩ／Ｏ装置３−メモリ４の方
向のデータ転送についてしたが、メモリ４→Ｉ／Ｏ装置
３の方向についてのデータ転送も、リード／ライトが入
れ替わる外は、同様に実行される。また、ＤＭＡコント
ローラ１には、メモリーメモリ間転送が実行できるもの
もある。FIG. 2 is a block diagram showing a conventional DMA control circuit. On the right side of FIG. A bus 6, a memory read/write signal 7 that commands reading and writing of data to the memory 4, a ready signal 8 that indicates the status of the I/O device 3, a DMA request signal (hereinafter referred to as DRQ) 9 that requests DMA transfer.
, a DMA response signal indicating that DMA transfer is permitted (
(hereinafter referred to as DACK)/O, I/O read/write signal 1 that commands reading and writing of data to the I/O device
It is composed of 1. Next, the operation will be explained. First, the I/O device 3
Outputs DRQ9 for ACl. Then, DMACl issues a bus release request to the CPU (not shown) and waits for CPU bus 2 to be released for itself. When CPU bus 2 is released, I/
DACKlo is output to the O device 3, the I/O read/write signal 11 is set to the read enable state, and data is output to the data bus 6. It also outputs predetermined address data to the address bus 5,
The memory read/write signal 7 is set to a write enable state, and data on the data bus 6 is written. Then, when the data transfer is completed, the I/O device 3 sends a ready signal 8.
Output. Here, data transfer is performed in one bus cycle. DMA transfer is executed by repeating the above operations. Note that the above explanation has been about data transfer in the direction from I/O device 3 to memory 4, but data transfer in the direction from memory 4 to I/O device 3 is performed in the same way, except that read/write is swapped. be done. Furthermore, some DMA controllers 1 can perform memory-to-memory transfer.

【発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のＤ　Ｍ　Ａ　ＩＩ　＠回路は以上のように構成さ
れているので、ＤＭＡ転送を要求するＩ／Ｏ装置３相互
の間でＤＭＡ転送を行うには、まず、データ送出を要求
するＩ／Ｏ装置３からメモリ４にデータを転送し、その
後、データ受信を要求する他のＩ／Ｏ装置３ヘメモリ４
からデータを転送しなければならず、２回のＤＭＡ転送
を実行することから処理時間が長くなるという課題があ
った。 この発明は上記のような課題を解消するためになされた
もので、ＤＭＡ転送を要求するＩ／Ｏ装置相互の間のデ
ータ転送を１回のＤＭＡ転送で実行できるＤＭＡ制御回
路を得ることを目的とする。 【課題を解決するための手段】 この発明にかかるＤＭＡ制御回路は、ＤＭＡＣとメモリ
ーＩ／Ｏ変換回路とを備え、メモリーＩ／Ｏ変換回路は
、２つのＩ／Ｏ装置が出力したＤＲＱを論理積する論理
積回路を有し、さらにこの論理積回路の出力信号、一方
のＩ／Ｏ装置に対するＤＡＣＫおよびＩ／Ｏリード・ラ
イト信号と他方のＩ／Ｏ装置が出力するＤＲＱ、他方の
Ｉ／Ｏ装置に対するＤＡＣＫおよびメモリリード・ライ
ト信号とのそれぞれを切換えるセレクタを有したもので
ある。 〔作用］ この発明におけるメモリーＩ／Ｏ変換回路は、ＤＭＡＣ
には他方のＩ／Ｏ装置をメモリと見なせるようにし、他
方のＩ／Ｏ装置には自己のＤＲＱによるＤＭＡ転送を行
っているように見なせるようにする。 【実施例Ｊ 以下、この発明の一実施例を図について説明する。第１
図において、３１は第１のＩ／Ｏ装置（一方のＩ／Ｏ装
置）、３２は第２のＩ／Ｏ装置（他方のＩ／Ｏ装置）、
ｓｔ、８２はそれぞれ第１のＩ／Ｏ装置３１、第２のＩ
／Ｏ装置３２のレディ信号、９１はセレクタ１４を介し
て第１の■、／Ｏ装置３１もしくはＡＮＤ回路１３が出
力する第１のＤＲＱ、９２は第２のＩ／Ｏ装置３２が出
力する第２のＤＲＱｌ　／Ｏ１は第１のＤＲＱ９１に応
じてＤＭＡＣｌが出力する第１のＤＡＣＫ、／Ｏ２は第
２のＤＲＱ９２に応じてＤＭＡＣｌが出力する第２のＤ
ＡＣＫ％　１２はメモリーＩ／Ｏ変換回路で、第１のＤ
ＲＱ９１と第２のＤＲＱ９２との論理積を出力するＡＮ
Ｄ回路（論理積回路）とセレクタ１４とで構成されてい
る。また、セレクタ１４はＡＮＤ回路１３の出力信号と
第１のＤＲＱ９１とを切換える第１のセレクト素子１４
１、第１のＤＡＣＫｌｏｌと第２のＤＡＣＫｌｏ２とを
切換える第２のセレクト素子１４２、およびメモリリー
ド・ライト信号７とＩ／Ｏリード・ライト信号１１とを
切換える第３のセレクト素子１４３で構成されている。 その他のものは同一符号を付して第２図に示したものと
同一のものである。 次に動作について説明する。セレクタ１４の各セレクト
素子１４１〜１４３をそれぞれ、第１図中に示すａ側に
切換えた状態では、第１のＩ／Ｏ装置３１、第２のＩ／
Ｏ装置３２ともに、メモリ（図示）との間のＤＭＡ転送
が可能である。つまり、第１のＩ／Ｏ装置３１において
、第１のＤＲＱ９１および第１のＤＡＣＫｌ　０１が直
接ＤＭＡＣ１と接続され、第２のＩ／Ｏ装置３２におい
て、第２のＤＲＱ９２および第２のＤＡＣＫ／Ｏ２も直
接ＤＭＡＣｌと接続される。従って、それぞれのＩ／Ｏ
装置３１．３２は、従来の場合と同様にして、それぞれ
独立してメモリーＩ／Ｏ装置間のＤＭＡ転送を実行する
ことができる。 第１のＩ／Ｏ装置３１と第２のＩ／Ｏ装置３２との間で
ＤＭＡ転送を行う場合には、ＣＰＵ　（図示せず）の指
令等により各セレクト素子を第１図中に示すｂ側に切換
えた状態とする。この状態で、第１のＩ／Ｏ装置３１が
出力した第１のＤＲＱ９１ａおよび第２のＩ／Ｏ装置３
２が出力した第２のＤＲＱ９２がＡＮＤ回路１３に入力
される。そして２つのＤＲＱ９１ａ、９２がともに出力
された状態になると、ＤＭＡＣｌに対してＤＲＱ９１が
出力される。このＤＲＱ９１に応じてＤＭＡＣｌはＤＡ
ＣＫ　／Ｏ１を出力する。このＤＡＣＫｌｏｌは、第１
のＩ／Ｏ装置３１および第２のＩ／Ｏ装置３２の双方に
入力するので、双方のＩ／Ｏ装置３１．３２は共に自己
が発生したＤＲＱ９１ａ、９２に対して応答を受けたこ
とになる。続いて、ＤＭＡＣｌは第１のＩ／Ｏ装置３１
に対するＩ／Ｏリード・ライト信号１１をリードイネー
ブル状態にして、データをデータバス６上に出力させる
。第２のＩ／Ｏ装置に対しては、メモリリード・ライト
信号７をライトイネーブル状態にして、データバス６上
のデータを入力させる。その結果、データバス６を介し
て２つのＩ／Ｏ装置Ｆ３１．３２間でデータの転送が行
われ、それぞれのＩ／Ｏ装置３１．３２からレディ信号
８１．８２が出力されて、データ転送が完了する。この
ようにして、Ｉ／Ｏ装置−Ｉ／Ｏ装置間のデータ転送が
１バスサイクルで実行されたことになる。このバスサイ
クルを繰返してＤＭＡ転送が実行される。なお、上記説
明は、第１のＩ／Ｏ装置３１から第２のＩ／Ｏ装置３２
ヘデータ転送する場合についてしたが、第２のＩ／Ｏ装
置３２から第１のＩ／Ｏ装置３１ヘデータ転送する場合
についても、リード／ライトが入れ替わる外は、同様に
実行される。 そして、上記実施例において、メモリーＩ／Ｏ変換回路
１２は、一般には、論理ＩＣで構成できるが、セレクタ
１４は機械式のものであってもよい。 〔発明の効果〕 以上のように、この発明によればＤＭＡ制御回路を、Ｃ
ＰＵバスとＩ／Ｏ装置との間にメモリーＩ／Ｏ変換回路
を設けて構成したので、メモリーＩ／Ｏ装置間のＤＭＡ
転送を制御するＤＭＡＣに何らの変更を施すことなく、
Ｉ／Ｏ装置−Ｉ／Ｏ装置間のＤＭＡ転送を直接に行える
ものが得られる効果がある。Since the conventional DMA II @ circuit is configured as described above, in order to perform DMA transfer between the I/O devices 3 requesting DMA transfer, first, the I/O device requesting data transmission is Transfer data from the device 3 to the memory 4, and then transfer the data to the memory 4 to another I/O device 3 requesting data reception.
There was a problem in that the data had to be transferred from the DMA transfer point and the DMA transfer was performed twice, which increased the processing time. This invention was made in order to solve the above-mentioned problems, and its purpose is to obtain a DMA control circuit that can transfer data between I/O devices requesting DMA transfer by one DMA transfer. shall be. [Means for Solving the Problems] A DMA control circuit according to the present invention includes a DMAC and a memory I/O conversion circuit, and the memory I/O conversion circuit converts DRQ output from two I/O devices into logic. It has an AND circuit that multiplies the output signals of this AND circuit, the DACK and I/O read/write signals for one I/O device, the DRQ output from the other I/O device, and the It has a selector for switching between DACK and memory read/write signals for the O device. [Operation] The memory I/O conversion circuit in this invention is a DMAC
In this case, the other I/O device can be viewed as a memory, and the other I/O device can be viewed as performing DMA transfer using its own DRQ. [Embodiment J] An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 31 is the first I/O device (one I/O device), 32 is the second I/O device (the other I/O device),
st and 82 are the first I/O device 31 and the second I/O device 31, respectively.
The ready signal of the /O device 32, 91 is the first DRQ outputted by the /O device 31 or the AND circuit 13 via the selector 14, the first DRQ outputted by the second I/O device 32, and 92 is the first DRQ outputted by the second I/O device 32. 2 DRQl /O1 is the first DACK outputted by DMACl in response to the first DRQ91, /O2 is the second DACK outputted by DMACl in response to the second DRQ92.
ACK% 12 is a memory I/O conversion circuit, and the first D
AN that outputs the AND of RQ91 and second DRQ92
It is composed of a D circuit (AND circuit) and a selector 14. Further, the selector 14 is a first select element 14 that switches between the output signal of the AND circuit 13 and the first DRQ 91.
1. Consists of a second select element 142 that switches between the first DACKlol and the second DACKlo2, and a third select element 143 that switches between the memory read/write signal 7 and the I/O read/write signal 11. There is. Other parts are the same as those shown in FIG. 2 with the same reference numerals. Next, the operation will be explained. When each of the select elements 141 to 143 of the selector 14 is switched to the a side shown in FIG.
Both the O device 32 and the memory (not shown) are capable of DMA transfer. That is, in the first I/O device 31, the first DRQ91 and the first DACK/O2 are directly connected to the DMAC1, and in the second I/O device 32, the second DRQ92 and the second DACK/O2 are directly connected to the DMAC1. is also directly connected to DMACl. Therefore, each I/O
Devices 31, 32 can each independently perform DMA transfers between memory I/O devices in a conventional manner. When performing DMA transfer between the first I/O device 31 and the second I/O device 32, each select element is set to b as shown in FIG. It is in the state where it is switched to the side. In this state, the first DRQ 91a output from the first I/O device 31 and the second I/O device 3
The second DRQ 92 outputted by No. 2 is input to the AND circuit 13. When the two DRQs 91a and 92 are both output, DRQ91 is output to DMACl. According to this DRQ91, DMACl is DA
Output CK/O1. This DACKlol is the first
Since the input is input to both the I/O device 31 and the second I/O device 32, both I/O devices 31 and 32 have received responses to the DRQs 91a and 92 that they generated. . Subsequently, DMACl is applied to the first I/O device 31
The I/O read/write signal 11 is set to a read enable state to output data onto the data bus 6. For the second I/O device, the memory read/write signal 7 is set to a write enable state, and data on the data bus 6 is inputted. As a result, data is transferred between the two I/O devices F31.32 via the data bus 6, and ready signals 81.82 are output from each I/O device 31.32, and the data transfer is completed. Complete. In this way, data transfer between I/O devices is performed in one bus cycle. DMA transfer is executed by repeating this bus cycle. Note that the above description is based on the first I/O device 31 to the second I/O device 32.
The data transfer from the second I/O device 32 to the first I/O device 31 is performed in the same manner except that read/write is switched. In the embodiments described above, the memory I/O conversion circuit 12 can generally be composed of a logic IC, but the selector 14 may be of a mechanical type. [Effects of the Invention] As described above, according to the present invention, the DMA control circuit is
Since the configuration includes a memory I/O conversion circuit between the PU bus and the I/O device, DMA between the memory I/O devices
without making any changes to the DMAC that controls transfer.
This has the advantage of being able to directly perform DMA transfer between I/O devices.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例によるＤＭＡ制御回路を示
すブロック図、第２図は従来のＤＭＡ制御回路を示すブ
ロック図である。 １はＤＭＡコントローラ、２はＣＰＵバス、６はデータ
バス、７はメモリリード・ライト信号、９１．９２はＤ
ＭＡ要求信号ＤＲＱ、／Ｏ１゜／Ｏ２はＤＭＡ応答信号
（ＤＡＣＫ）、１１はＩ／Ｏリード・ライト信号、３１
は第１のＩ／Ｏ装置（一方のＩ／Ｏ装置）、３２は第２
のＩ／Ｏ装置（他方のＩ／Ｏ装置）、１２はメモリーＩ
／Ｏ変換回路、１３はＡＮＤ回路（論理積回路）、１４
はセレクタ。 なお、図中、同一符号は同一、または相当部分を示す。 特許出願人　　　三菱電機株式会社 第 図 ＋ｚ　　メｆ勺−Ｖ６９ｍＦ３：ｎ　　Ｉｏｌ、＋Ｏ２
ＤＭＡ応答娘考 第 図FIG. 1 is a block diagram showing a DMA control circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional DMA control circuit. 1 is the DMA controller, 2 is the CPU bus, 6 is the data bus, 7 is the memory read/write signal, 91.92 is D
MA request signal DRQ, /O1° /O2 is DMA response signal (DACK), 11 is I/O read/write signal, 31
is the first I/O device (one I/O device), 32 is the second I/O device
(the other I/O device), 12 is the memory I/O device
/O conversion circuit, 13 is an AND circuit (logical product circuit), 14
is a selector. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent applicant: Mitsubishi Electric Corporation
DMA response daughter diagram

Claims (1)

【特許請求の範囲】[Claims] Ｉ／Ｏ装置とメモリとの間のＤＭＡ転送を制御するＤＭ
Ａコントローラと、２つのＩ／Ｏ装置から出力された前
記ＤＭＡコントローラに対するＤＭＡ要求信号の論理積
を前記ＤＭＡコントローラに出力する論理積回路、およ
び一方の前記Ｉ／Ｏ装置が出力した前記ＤＭＡ要求信号
と前記論理積回路の出力信号とを切換えるとともに、前
記ＤＭＡコントローラから出力された、前記一方のＩ／
Ｏ装置に対するＤＭＡ応答信号と他方の前記Ｉ／Ｏ装置
に対するＤＭＡ応答信号とを切換え、かつ、前記他方の
Ｉ／Ｏ装置に対するＩ／Ｏリード・ライト信号とメモリ
リード・ライト信号とを切換えるセレクタを有するメモ
リーＩ／Ｏ変換回路とを備えたＤＭＡ制御回路。DM that controls DMA transfer between I/O devices and memory
A controller, an AND circuit that outputs an AND of DMA request signals for the DMA controller output from two I/O devices to the DMA controller, and the DMA request signal output from one of the I/O devices. and the output signal of the AND circuit, and one of the I/O signals output from the DMA controller.
a selector for switching between a DMA response signal for the O device and a DMA response signal for the other I/O device, and for switching between an I/O read/write signal and a memory read/write signal for the other I/O device; A DMA control circuit comprising a memory I/O conversion circuit.