JPH02280257A - Dma control circuit - Google Patents
Dma control circuitInfo
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Abstract
Description
〔産業上の利用分野]
この発明は、DMA転送を要求する周辺装置(以下、I
/O装置という、)相互間のDMA(Direct
Memory Access)転送を制御する機能を
持たないDMAコントローラを使用して、I/O装置相
互間のDMA転送を可能にしたDMA制御回路に関する
ものである。[Industrial Application Field] This invention is applicable to peripheral devices (hereinafter referred to as I/O) that request DMA transfer.
DMA (Direct
The present invention relates to a DMA control circuit that enables DMA transfer between I/O devices using a DMA controller that does not have a function to control memory access (Memory Access) transfer.
第2図は、従来のDMA制御回路を示すブロック図であ
る0図に右いて、lはDMA転送を制御するDMAコン
トローラ(以下、DMACという、)、2はCPUバス
で、アドレスバス5、データバス6、メモリ4に対する
データの読み書きを指令するメモリリード・ライト信号
7、I/O装置3の状ぜを示すレディ信号8、DMA転
送を要求するDMA要求信号(以下DRQという。)9
、DMA転送が許可されたことを示すDMA応答信号(
以下、DACKという、)/O、I/O装置に対するデ
ータの読み書きを指令するI/Oリード・ライト信号1
1より構成されている。
次に動作について説明する。まず、I/O装置3がDM
AClに対して、DRQ9を出力する。
すると、DMAClは、CPU (図示せず)に対して
バス開放要求を出して、CPUバス2が自身のために開
放されるのを待つ、CPUバス2が開放されると、I/
O装置3に対して、DACKloを出し、I/Oリード
・ライト信号11をリードイネーブル状態にしてデータ
をデータバス6に出力させる。また、アドレスバス5に
、あらかじめ定められているアドレスデータを出力し、
メモリリード・ライト信号7をライトイネーブル状態に
して、データバス6上のデータを書き込ませる。そして
、I/O装置3はデータ転送が終了したらレディ信号8
を出力する。ここで、データ転送は1バスサイクルで実
行される。以上の動作を繰り返してDMA転送が実行さ
れる。なお、以上の説明はI/O装置3−メモリ4の方
向のデータ転送についてしたが、メモリ4→I/O装置
3の方向についてのデータ転送も、リード/ライトが入
れ替わる外は、同様に実行される。また、DMAコント
ローラ1には、メモリーメモリ間転送が実行できるもの
もある。FIG. 2 is a block diagram showing a conventional DMA control circuit. On the right side of FIG. A bus 6, a memory read/write signal 7 that commands reading and writing of data to the memory 4, a ready signal 8 that indicates the status of the I/O device 3, a DMA request signal (hereinafter referred to as DRQ) 9 that requests DMA transfer.
, a DMA response signal indicating that DMA transfer is permitted (
(hereinafter referred to as DACK)/O, I/O read/write signal 1 that commands reading and writing of data to the I/O device
It is composed of 1. Next, the operation will be explained. First, the I/O device 3
Outputs DRQ9 for ACl. Then, DMACl issues a bus release request to the CPU (not shown) and waits for CPU bus 2 to be released for itself. When CPU bus 2 is released, I/
DACKlo is output to the O device 3, the I/O read/write signal 11 is set to the read enable state, and data is output to the data bus 6. It also outputs predetermined address data to the address bus 5,
The memory read/write signal 7 is set to a write enable state, and data on the data bus 6 is written. Then, when the data transfer is completed, the I/O device 3 sends a ready signal 8.
Output. Here, data transfer is performed in one bus cycle. DMA transfer is executed by repeating the above operations. Note that the above explanation has been about data transfer in the direction from I/O device 3 to memory 4, but data transfer in the direction from memory 4 to I/O device 3 is performed in the same way, except that read/write is swapped. be done. Furthermore, some DMA controllers 1 can perform memory-to-memory transfer.
従来のD M A II @回路は以上のように構成さ
れているので、DMA転送を要求するI/O装置3相互
の間でDMA転送を行うには、まず、データ送出を要求
するI/O装置3からメモリ4にデータを転送し、その
後、データ受信を要求する他のI/O装置3ヘメモリ4
からデータを転送しなければならず、2回のDMA転送
を実行することから処理時間が長くなるという課題があ
った。
この発明は上記のような課題を解消するためになされた
もので、DMA転送を要求するI/O装置相互の間のデ
ータ転送を1回のDMA転送で実行できるDMA制御回
路を得ることを目的とする。
【課題を解決するための手段】
この発明にかかるDMA制御回路は、DMACとメモリ
ーI/O変換回路とを備え、メモリーI/O変換回路は
、2つのI/O装置が出力したDRQを論理積する論理
積回路を有し、さらにこの論理積回路の出力信号、一方
のI/O装置に対するDACKおよびI/Oリード・ラ
イト信号と他方のI/O装置が出力するDRQ、他方の
I/O装置に対するDACKおよびメモリリード・ライ
ト信号とのそれぞれを切換えるセレクタを有したもので
ある。
〔作用]
この発明におけるメモリーI/O変換回路は、DMAC
には他方のI/O装置をメモリと見なせるようにし、他
方のI/O装置には自己のDRQによるDMA転送を行
っているように見なせるようにする。
【実施例J
以下、この発明の一実施例を図について説明する。第1
図において、31は第1のI/O装置(一方のI/O装
置)、32は第2のI/O装置(他方のI/O装置)、
st、82はそれぞれ第1のI/O装置31、第2のI
/O装置32のレディ信号、91はセレクタ14を介し
て第1の■、/O装置31もしくはAND回路13が出
力する第1のDRQ、92は第2のI/O装置32が出
力する第2のDRQl /O1は第1のDRQ91に応
じてDMAClが出力する第1のDACK、/O2は第
2のDRQ92に応じてDMAClが出力する第2のD
ACK% 12はメモリーI/O変換回路で、第1のD
RQ91と第2のDRQ92との論理積を出力するAN
D回路(論理積回路)とセレクタ14とで構成されてい
る。また、セレクタ14はAND回路13の出力信号と
第1のDRQ91とを切換える第1のセレクト素子14
1、第1のDACKlolと第2のDACKlo2とを
切換える第2のセレクト素子142、およびメモリリー
ド・ライト信号7とI/Oリード・ライト信号11とを
切換える第3のセレクト素子143で構成されている。
その他のものは同一符号を付して第2図に示したものと
同一のものである。
次に動作について説明する。セレクタ14の各セレクト
素子141〜143をそれぞれ、第1図中に示すa側に
切換えた状態では、第1のI/O装置31、第2のI/
O装置32ともに、メモリ(図示)との間のDMA転送
が可能である。つまり、第1のI/O装置31において
、第1のDRQ91および第1のDACKl 01が直
接DMAC1と接続され、第2のI/O装置32におい
て、第2のDRQ92および第2のDACK/O2も直
接DMAClと接続される。従って、それぞれのI/O
装置31.32は、従来の場合と同様にして、それぞれ
独立してメモリーI/O装置間のDMA転送を実行する
ことができる。
第1のI/O装置31と第2のI/O装置32との間で
DMA転送を行う場合には、CPU (図示せず)の指
令等により各セレクト素子を第1図中に示すb側に切換
えた状態とする。この状態で、第1のI/O装置31が
出力した第1のDRQ91aおよび第2のI/O装置3
2が出力した第2のDRQ92がAND回路13に入力
される。そして2つのDRQ91a、92がともに出力
された状態になると、DMAClに対してDRQ91が
出力される。このDRQ91に応じてDMAClはDA
CK /O1を出力する。このDACKlolは、第1
のI/O装置31および第2のI/O装置32の双方に
入力するので、双方のI/O装置31.32は共に自己
が発生したDRQ91a、92に対して応答を受けたこ
とになる。続いて、DMAClは第1のI/O装置31
に対するI/Oリード・ライト信号11をリードイネー
ブル状態にして、データをデータバス6上に出力させる
。第2のI/O装置に対しては、メモリリード・ライト
信号7をライトイネーブル状態にして、データバス6上
のデータを入力させる。その結果、データバス6を介し
て2つのI/O装置F31.32間でデータの転送が行
われ、それぞれのI/O装置31.32からレディ信号
81.82が出力されて、データ転送が完了する。この
ようにして、I/O装置−I/O装置間のデータ転送が
1バスサイクルで実行されたことになる。このバスサイ
クルを繰返してDMA転送が実行される。なお、上記説
明は、第1のI/O装置31から第2のI/O装置32
ヘデータ転送する場合についてしたが、第2のI/O装
置32から第1のI/O装置31ヘデータ転送する場合
についても、リード/ライトが入れ替わる外は、同様に
実行される。
そして、上記実施例において、メモリーI/O変換回路
12は、一般には、論理ICで構成できるが、セレクタ
14は機械式のものであってもよい。
〔発明の効果〕
以上のように、この発明によればDMA制御回路を、C
PUバスとI/O装置との間にメモリーI/O変換回路
を設けて構成したので、メモリーI/O装置間のDMA
転送を制御するDMACに何らの変更を施すことなく、
I/O装置−I/O装置間のDMA転送を直接に行える
ものが得られる効果がある。Since the conventional DMA II @ circuit is configured as described above, in order to perform DMA transfer between the I/O devices 3 requesting DMA transfer, first, the I/O device requesting data transmission is Transfer data from the device 3 to the memory 4, and then transfer the data to the memory 4 to another I/O device 3 requesting data reception.
There was a problem in that the data had to be transferred from the DMA transfer point and the DMA transfer was performed twice, which increased the processing time. This invention was made in order to solve the above-mentioned problems, and its purpose is to obtain a DMA control circuit that can transfer data between I/O devices requesting DMA transfer by one DMA transfer. shall be. [Means for Solving the Problems] A DMA control circuit according to the present invention includes a DMAC and a memory I/O conversion circuit, and the memory I/O conversion circuit converts DRQ output from two I/O devices into logic. It has an AND circuit that multiplies the output signals of this AND circuit, the DACK and I/O read/write signals for one I/O device, the DRQ output from the other I/O device, and the It has a selector for switching between DACK and memory read/write signals for the O device. [Operation] The memory I/O conversion circuit in this invention is a DMAC
In this case, the other I/O device can be viewed as a memory, and the other I/O device can be viewed as performing DMA transfer using its own DRQ. [Embodiment J] An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 31 is the first I/O device (one I/O device), 32 is the second I/O device (the other I/O device),
st and 82 are the first I/O device 31 and the second I/O device 31, respectively.
The ready signal of the /O device 32, 91 is the first DRQ outputted by the /O device 31 or the AND circuit 13 via the selector 14, the first DRQ outputted by the second I/O device 32, and 92 is the first DRQ outputted by the second I/O device 32. 2 DRQl /O1 is the first DACK outputted by DMACl in response to the first DRQ91, /O2 is the second DACK outputted by DMACl in response to the second DRQ92.
ACK% 12 is a memory I/O conversion circuit, and the first D
AN that outputs the AND of RQ91 and second DRQ92
It is composed of a D circuit (AND circuit) and a selector 14. Further, the selector 14 is a first select element 14 that switches between the output signal of the AND circuit 13 and the first DRQ 91.
1. Consists of a second select element 142 that switches between the first DACKlol and the second DACKlo2, and a third select element 143 that switches between the memory read/write signal 7 and the I/O read/write signal 11. There is. Other parts are the same as those shown in FIG. 2 with the same reference numerals. Next, the operation will be explained. When each of the select elements 141 to 143 of the selector 14 is switched to the a side shown in FIG.
Both the O device 32 and the memory (not shown) are capable of DMA transfer. That is, in the first I/O device 31, the first DRQ91 and the first DACK/O2 are directly connected to the DMAC1, and in the second I/O device 32, the second DRQ92 and the second DACK/O2 are directly connected to the DMAC1. is also directly connected to DMACl. Therefore, each I/O
Devices 31, 32 can each independently perform DMA transfers between memory I/O devices in a conventional manner. When performing DMA transfer between the first I/O device 31 and the second I/O device 32, each select element is set to b as shown in FIG. It is in the state where it is switched to the side. In this state, the first DRQ 91a output from the first I/O device 31 and the second I/O device 3
The second DRQ 92 outputted by No. 2 is input to the AND circuit 13. When the two DRQs 91a and 92 are both output, DRQ91 is output to DMACl. According to this DRQ91, DMACl is DA
Output CK/O1. This DACKlol is the first
Since the input is input to both the I/O device 31 and the second I/O device 32, both I/O devices 31 and 32 have received responses to the DRQs 91a and 92 that they generated. . Subsequently, DMACl is applied to the first I/O device 31
The I/O read/write signal 11 is set to a read enable state to output data onto the data bus 6. For the second I/O device, the memory read/write signal 7 is set to a write enable state, and data on the data bus 6 is inputted. As a result, data is transferred between the two I/O devices F31.32 via the data bus 6, and ready signals 81.82 are output from each I/O device 31.32, and the data transfer is completed. Complete. In this way, data transfer between I/O devices is performed in one bus cycle. DMA transfer is executed by repeating this bus cycle. Note that the above description is based on the first I/O device 31 to the second I/O device 32.
The data transfer from the second I/O device 32 to the first I/O device 31 is performed in the same manner except that read/write is switched. In the embodiments described above, the memory I/O conversion circuit 12 can generally be composed of a logic IC, but the selector 14 may be of a mechanical type. [Effects of the Invention] As described above, according to the present invention, the DMA control circuit is
Since the configuration includes a memory I/O conversion circuit between the PU bus and the I/O device, DMA between the memory I/O devices
without making any changes to the DMAC that controls transfer.
This has the advantage of being able to directly perform DMA transfer between I/O devices.
第1図はこの発明の一実施例によるDMA制御回路を示
すブロック図、第2図は従来のDMA制御回路を示すブ
ロック図である。
1はDMAコントローラ、2はCPUバス、6はデータ
バス、7はメモリリード・ライト信号、91.92はD
MA要求信号DRQ、/O1゜/O2はDMA応答信号
(DACK)、11はI/Oリード・ライト信号、31
は第1のI/O装置(一方のI/O装置)、32は第2
のI/O装置(他方のI/O装置)、12はメモリーI
/O変換回路、13はAND回路(論理積回路)、14
はセレクタ。
なお、図中、同一符号は同一、または相当部分を示す。
特許出願人 三菱電機株式会社
第
図
+z メf勺−V69mF3:n Iol、+O2
DMA応答娘考
第
図FIG. 1 is a block diagram showing a DMA control circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional DMA control circuit. 1 is the DMA controller, 2 is the CPU bus, 6 is the data bus, 7 is the memory read/write signal, 91.92 is D
MA request signal DRQ, /O1° /O2 is DMA response signal (DACK), 11 is I/O read/write signal, 31
is the first I/O device (one I/O device), 32 is the second I/O device
(the other I/O device), 12 is the memory I/O device
/O conversion circuit, 13 is an AND circuit (logical product circuit), 14
is a selector. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent applicant: Mitsubishi Electric Corporation
DMA response daughter diagram
Claims (1)
Aコントローラと、2つのI/O装置から出力された前
記DMAコントローラに対するDMA要求信号の論理積
を前記DMAコントローラに出力する論理積回路、およ
び一方の前記I/O装置が出力した前記DMA要求信号
と前記論理積回路の出力信号とを切換えるとともに、前
記DMAコントローラから出力された、前記一方のI/
O装置に対するDMA応答信号と他方の前記I/O装置
に対するDMA応答信号とを切換え、かつ、前記他方の
I/O装置に対するI/Oリード・ライト信号とメモリ
リード・ライト信号とを切換えるセレクタを有するメモ
リーI/O変換回路とを備えたDMA制御回路。DM that controls DMA transfer between I/O devices and memory
A controller, an AND circuit that outputs an AND of DMA request signals for the DMA controller output from two I/O devices to the DMA controller, and the DMA request signal output from one of the I/O devices. and the output signal of the AND circuit, and one of the I/O signals output from the DMA controller.
a selector for switching between a DMA response signal for the O device and a DMA response signal for the other I/O device, and for switching between an I/O read/write signal and a memory read/write signal for the other I/O device; A DMA control circuit comprising a memory I/O conversion circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10250889A JPH02280257A (en) | 1989-04-21 | 1989-04-21 | Dma control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10250889A JPH02280257A (en) | 1989-04-21 | 1989-04-21 | Dma control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02280257A true JPH02280257A (en) | 1990-11-16 |
Family
ID=14329335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10250889A Pending JPH02280257A (en) | 1989-04-21 | 1989-04-21 | Dma control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02280257A (en) |
-
1989
- 1989-04-21 JP JP10250889A patent/JPH02280257A/en active Pending
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