JPH0311448A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
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- JPH0311448A JPH0311448A JP14533889A JP14533889A JPH0311448A JP H0311448 A JPH0311448 A JP H0311448A JP 14533889 A JP14533889 A JP 14533889A JP 14533889 A JP14533889 A JP 14533889A JP H0311448 A JPH0311448 A JP H0311448A
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- dma
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- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、DMA(ダイレクト・メそり・アクセス)転
送制御回路に関し、DMAコントローラのメモ!J −
I / 0間転送モードにおいて、16ビツトのワード
データ転送を行なう方式に関する。
送制御回路に関し、DMAコントローラのメモ!J −
I / 0間転送モードにおいて、16ビツトのワード
データ転送を行なう方式に関する。
従来では、DMA:lントローラ(NFiCuPD82
57相当)t−1つだけ使用したシステムにおいてはメ
モリーx10 間データ転送モードでのワードデータ転
送は行なわれておらず、バイト転送しか行なわれていな
い。
57相当)t−1つだけ使用したシステムにおいてはメ
モリーx10 間データ転送モードでのワードデータ転
送は行なわれておらず、バイト転送しか行なわれていな
い。
従来のDMAコントローラを用いたシステム構成を第6
図に示す。DMAコントローラを用い念システムは、C
PTJ61、周辺I10デバイス62、DMAコントロ
ーラ63から構成される。DMAコントローラ63が、
周辺I10デバイス62からのDMA転送要求DREq
信号を受は取ると、DMAコントローラ63は、CPT
J61にHOLD信号を入力し、バスの譲渡を要求する
。
図に示す。DMAコントローラを用い念システムは、C
PTJ61、周辺I10デバイス62、DMAコントロ
ーラ63から構成される。DMAコントローラ63が、
周辺I10デバイス62からのDMA転送要求DREq
信号を受は取ると、DMAコントローラ63は、CPT
J61にHOLD信号を入力し、バスの譲渡を要求する
。
CPIJ61は、HOLDが可能となった時点で、DM
Aコントローラ63にHLDA信号を返す。
Aコントローラ63にHLDA信号を返す。
DMAコントローラ63はCPtj 61からのHLD
A信号を受は取、9、DMAアクノリッジ信号のDAC
Ki号を、周辺I / Oデバイス62に入力し、DM
A転送を開始する。
A信号を受は取、9、DMAアクノリッジ信号のDAC
Ki号を、周辺I / Oデバイス62に入力し、DM
A転送を開始する。
D)JAコントローラ65は、I10デバイスに対レア
ドレスとコマンド48号を出してデータを読み書きする
。この動作をDMAコントローラ63はくり返し実行す
る。DMAコントローラ63は、データをメモリへ書き
込む際、アドレス番地を順にインクリメントまたはデク
リメントする機能や、前もってプログラミングされた転
送数だけ転送し九ら終了する機能を持つ。インテルのD
MAコントローラとしては、8ビツト系の8237Aが
用意されている。8257Aを80860MINモード
で使用する場合は、8257Aのアドレスを拡張するレ
ジスタを外付けで対応したシ、MAXモードでは、RQ
/a TとHOLD/HLDAの変換回路を使うかバス
コンバータを使用しなければならない。
ドレスとコマンド48号を出してデータを読み書きする
。この動作をDMAコントローラ63はくり返し実行す
る。DMAコントローラ63は、データをメモリへ書き
込む際、アドレス番地を順にインクリメントまたはデク
リメントする機能や、前もってプログラミングされた転
送数だけ転送し九ら終了する機能を持つ。インテルのD
MAコントローラとしては、8ビツト系の8237Aが
用意されている。8257Aを80860MINモード
で使用する場合は、8257Aのアドレスを拡張するレ
ジスタを外付けで対応したシ、MAXモードでは、RQ
/a TとHOLD/HLDAの変換回路を使うかバス
コンバータを使用しなければならない。
なお関連した従来技術は、CQ出版社発行の「インタフ
ェースj1?87・10.に記載されている。
ェースj1?87・10.に記載されている。
上記従来技術は、DMAコントローラ(以下DMACと
称す)のメモリーI10間転送モードを利用した場合、
1つのDMAコントローラでは、ワード転送は行なわれ
ておらず、バイト転送しか行なわれていない。
称す)のメモリーI10間転送モードを利用した場合、
1つのDMAコントローラでは、ワード転送は行なわれ
ておらず、バイト転送しか行なわれていない。
また、アドレス拡張の念めには、外付けのバッファを必
要とし、複雑な回路構成になるという問題点があった。
要とし、複雑な回路構成になるという問題点があった。
本発明は、このような従来の問題点を解決したもので1
つのDMACの周辺に簡単なノ1−ドウエアを追加する
ことにより、DMACのメモリーI10間転送モードで
、DMACからのDMAアクノリッジ信号(以下DAC
K信号と称す)を利用することにより、16ビツトのD
MAデータ転送を4クロツクサイクルで行なえるように
したDMA制御方式を提供することにある。
つのDMACの周辺に簡単なノ1−ドウエアを追加する
ことにより、DMACのメモリーI10間転送モードで
、DMACからのDMAアクノリッジ信号(以下DAC
K信号と称す)を利用することにより、16ビツトのD
MAデータ転送を4クロツクサイクルで行なえるように
したDMA制御方式を提供することにある。
又、ワード転送モードレジスタを設けることによp、D
MACにつながる4チヤンネルのZ / 0デバイスの
データバスのビット数を容易に設定することが可能とな
る。これによ、り、x7oデバイスのデータバス幅の変
化にかかわらずこのレジスタを設定することにより対応
可能にすることを目的とする。
MACにつながる4チヤンネルのZ / 0デバイスの
データバスのビット数を容易に設定することが可能とな
る。これによ、り、x7oデバイスのデータバス幅の変
化にかかわらずこのレジスタを設定することにより対応
可能にすることを目的とする。
上記目的を達成するために、メモリー1 / 0間転送
モードを有するDMACを使用して、メそソー110間
のワードデータ転送を行なうDMA転送制御回路におい
て、前記DMACから出力されるIloへ04チャンネ
ル0DACK信号とDMAワード転送モード設定レジス
タから出力される4ビツトのデータ信号とからバイトデ
ータ転送時とワードデータ転送時のDMACからの出力
アドレス切換制御信号を生成するワード転送制御信号生
成手段と、 前記DMACから出力されるアドレスをバイトデータ転
送時とワードデータ転送時で出力アドレスを前記ワード
転送制御信号で切換える手段とを設は念ものである。
モードを有するDMACを使用して、メそソー110間
のワードデータ転送を行なうDMA転送制御回路におい
て、前記DMACから出力されるIloへ04チャンネ
ル0DACK信号とDMAワード転送モード設定レジス
タから出力される4ビツトのデータ信号とからバイトデ
ータ転送時とワードデータ転送時のDMACからの出力
アドレス切換制御信号を生成するワード転送制御信号生
成手段と、 前記DMACから出力されるアドレスをバイトデータ転
送時とワードデータ転送時で出力アドレスを前記ワード
転送制御信号で切換える手段とを設は念ものである。
t7’h、前記DMACから出力される工10デバイス
への4チャンネル0DAGK信号に対応した4ビツトの
情報をリード・ライトする手段として、前記DMAワー
ド転送モードレジスタを設ける。
への4チャンネル0DAGK信号に対応した4ビツトの
情報をリード・ライトする手段として、前記DMAワー
ド転送モードレジスタを設ける。
〔作用〕
DMAコントローラの動作モードをメモリーI10間デ
ータ転送モードとし、16ビツトのI10デバイスとメ
モリとの間のDMAデータ転送時にワード転送モード状
態設定レジスタにI10データバス幅が16ビツトであ
ることを設定してDMACを起動すると、DMACのメ
モリーし旬間転送サイクルにおいてDMACから出力さ
れる16ビツ) x7o−y’バイスへの4チャンネル
0DAOK信号とワード転送モード状態設定レジスタか
らの4ビツトのデータ信号とによりアドレスバスにワー
ドデータ転送のアドレスが出力されるように動作する。
ータ転送モードとし、16ビツトのI10デバイスとメ
モリとの間のDMAデータ転送時にワード転送モード状
態設定レジスタにI10データバス幅が16ビツトであ
ることを設定してDMACを起動すると、DMACのメ
モリーし旬間転送サイクルにおいてDMACから出力さ
れる16ビツ) x7o−y’バイスへの4チャンネル
0DAOK信号とワード転送モード状態設定レジスタか
らの4ビツトのデータ信号とによりアドレスバスにワー
ドデータ転送のアドレスが出力されるように動作する。
それによりてDMAのワードデータ転送時に、ワード転
送用アドレスを出力するようKなるので、誤動作するこ
とがない。
送用アドレスを出力するようKなるので、誤動作するこ
とがない。
また、ワード転送モード状態設定レジスタによJ、DM
A転送を使用するI10デバイスをレジスタをリード−
ライトすることにより、設定することができる。
A転送を使用するI10デバイスをレジスタをリード−
ライトすることにより、設定することができる。
以下、本発明の実施例を口面を参照して説明する。
第1図は本発明の一実施例の要部を示すブロック図であ
る。同図において、DMAC(例えば−PD8257)
1と、DMAデータ転送の種類が、バイト(8ピツト)
転送であるか、ワード(16ピツト)転送であるかを設
定するワード転送モード設定レジスタ2と、バイト転送
時とワード転送時の出力アドレスを切換制御する出力ア
ドレス制御部3と、DMACからの4チャンネル0DA
GK信号とワード転送モード設定レジスタからの各チャ
ンネルに対応し念データ信号からワード転送アドレス切
換制御信号を生成するワード転送アドレス切換制御信号
生成部4から構成される。尚第1図のDACKnN信号
は、負論理のDMAアクノリッジ信号で本実施例では、
4チヤンネルのDACK5N%DACK2N%DACK
IN、DACKO)iである。W’l’RN8信号は、
ワード転送アドレス切換制御信号である。A15:O信
号は、DMACからの16ビツトのアドレス出力信号で
ある。又SA15 :O,BHIN信号は、バイト転送
時とワード転送時で切換えられるメモリへのアドレス出
力信号である。
る。同図において、DMAC(例えば−PD8257)
1と、DMAデータ転送の種類が、バイト(8ピツト)
転送であるか、ワード(16ピツト)転送であるかを設
定するワード転送モード設定レジスタ2と、バイト転送
時とワード転送時の出力アドレスを切換制御する出力ア
ドレス制御部3と、DMACからの4チャンネル0DA
GK信号とワード転送モード設定レジスタからの各チャ
ンネルに対応し念データ信号からワード転送アドレス切
換制御信号を生成するワード転送アドレス切換制御信号
生成部4から構成される。尚第1図のDACKnN信号
は、負論理のDMAアクノリッジ信号で本実施例では、
4チヤンネルのDACK5N%DACK2N%DACK
IN、DACKO)iである。W’l’RN8信号は、
ワード転送アドレス切換制御信号である。A15:O信
号は、DMACからの16ビツトのアドレス出力信号で
ある。又SA15 :O,BHIN信号は、バイト転送
時とワード転送時で切換えられるメモリへのアドレス出
力信号である。
第2図は、第1図のワード転送アドレス切換制御信号生
成部4の詳細論理図である。第2図を用いてワード転送
アドレス切換制御信号生成部の説明をする。このワード
転送アドレス切換制御信号生成部は第1図のDMACl
からの4チヤンネルの負論理ODA CK倍信号、ワー
ド転送モード設定レジスタのデータ信号から負論理のワ
ード転送切換制御信号WTRNS信号を生成する様に動
作する。ワード転送モード設定レジスタの26各ビツト
の設定値は、バイトデータ転送の時molであシ、ワー
ドデータ転送時は1111である。4チヤンネルのDA
CK信号が謔O1で、DMAデータ転送が要求された場
合、ワード転送モード設定レジスタが1+1mに設定し
てあれば、21のAND回路出力は111であシ、4つ
のAND回路のうち1つでも需1曽であれば、22ON
OR回路の出力WTRN8信号はIOIとな)、ワード
データ転送を表わす制御信号を生成する。
成部4の詳細論理図である。第2図を用いてワード転送
アドレス切換制御信号生成部の説明をする。このワード
転送アドレス切換制御信号生成部は第1図のDMACl
からの4チヤンネルの負論理ODA CK倍信号、ワー
ド転送モード設定レジスタのデータ信号から負論理のワ
ード転送切換制御信号WTRNS信号を生成する様に動
作する。ワード転送モード設定レジスタの26各ビツト
の設定値は、バイトデータ転送の時molであシ、ワー
ドデータ転送時は1111である。4チヤンネルのDA
CK信号が謔O1で、DMAデータ転送が要求された場
合、ワード転送モード設定レジスタが1+1mに設定し
てあれば、21のAND回路出力は111であシ、4つ
のAND回路のうち1つでも需1曽であれば、22ON
OR回路の出力WTRN8信号はIOIとな)、ワード
データ転送を表わす制御信号を生成する。
第5図は第1図の出力アドレス制御部5の詳細図である
。31は、DMACからの上位15ビット出力アドレス
制御部である。52はAOアドレスとBHliNの制御
部である。!13のインバータはAO倍信号反転してB
HIN信号を生成するものである。これらの制御部は、
第2図のワード転送アドレス切換制御信号VTRN5信
号によって制御される。VTRN5信号が一〇嘗の時、
ワードデータ転送であJ)Il[lの時、バイトデータ
転送である。とれらの出力アドレスを表にまとめたのが
後述する表1である。BHI!N信号は、上位ビットイ
ネーブル信号でありワードデータ転送時K”O”となシ
、バイト転送時KAOO値をとる。
。31は、DMACからの上位15ビット出力アドレス
制御部である。52はAOアドレスとBHliNの制御
部である。!13のインバータはAO倍信号反転してB
HIN信号を生成するものである。これらの制御部は、
第2図のワード転送アドレス切換制御信号VTRN5信
号によって制御される。VTRN5信号が一〇嘗の時、
ワードデータ転送であJ)Il[lの時、バイトデータ
転送である。とれらの出力アドレスを表にまとめたのが
後述する表1である。BHI!N信号は、上位ビットイ
ネーブル信号でありワードデータ転送時K”O”となシ
、バイト転送時KAOO値をとる。
第4図は、DMAワード転送時のメイ建ングチャート図
を示す。DMACLK信号はDMAClへの入力CLK
信号であり、COBM信号は、コマンド出力イネーブル
信号であJ)、DACKnN信号は4チヤンネルのDM
Aアクノリッジ信号であシ、コマンド信号は、I10リ
ード、I10ライトのコマンド信号である。図で示した
様に、 DACICnN信号の立ち下がシのタイミング
でワード転送用のアドレスを有効にし、その後にコマン
ド信号をアクティブにするため、ワード転送用のアドレ
スのデータを工10デバイスがメモリに書き込んだシ、
逆にメモリから読み込むことがバイト転送時と同様に4
クロツクサイクルで可能であるという効果がある。
を示す。DMACLK信号はDMAClへの入力CLK
信号であり、COBM信号は、コマンド出力イネーブル
信号であJ)、DACKnN信号は4チヤンネルのDM
Aアクノリッジ信号であシ、コマンド信号は、I10リ
ード、I10ライトのコマンド信号である。図で示した
様に、 DACICnN信号の立ち下がシのタイミング
でワード転送用のアドレスを有効にし、その後にコマン
ド信号をアクティブにするため、ワード転送用のアドレ
スのデータを工10デバイスがメモリに書き込んだシ、
逆にメモリから読み込むことがバイト転送時と同様に4
クロツクサイクルで可能であるという効果がある。
又、リード・ライト可能なワード転送モード設定レジス
タ2により、DMA転送を要求するI10デバイスのデ
ータバス幅を容易に設定できるという効果がある。この
ワード転送モード設定レジスタ201例を第5因を用い
て説明する。ワード転送モード設定レジスタは、51〜
5404つのRBSTjT付Dfiフリッグフロップ(
以下フリップフロップと称す)で構成される。各7リツ
プ70ツブの動作衣を後述の表2に示す。各フリップフ
ロップのCP大入力コマンド信号であるl0WN信号が
入力され、TI大入力は、フリップ70ツグのq出力が
入力され、TE大入力は、ワード転送モード設定レジス
タの一〇−アクティブのC8傷号が入力されている。こ
のワード転送モード設定レジスタは、リード拳ライト可
能であシ、各ビットの構成は、後述の表3に示す通シで
ある。初期値は各ビットとも ll01でありバイト転
送モードを示す。これらのビットは、BIO8でシステ
ム立ち上げ時に設定することも可能である。
タ2により、DMA転送を要求するI10デバイスのデ
ータバス幅を容易に設定できるという効果がある。この
ワード転送モード設定レジスタ201例を第5因を用い
て説明する。ワード転送モード設定レジスタは、51〜
5404つのRBSTjT付Dfiフリッグフロップ(
以下フリップフロップと称す)で構成される。各7リツ
プ70ツブの動作衣を後述の表2に示す。各フリップフ
ロップのCP大入力コマンド信号であるl0WN信号が
入力され、TI大入力は、フリップ70ツグのq出力が
入力され、TE大入力は、ワード転送モード設定レジス
タの一〇−アクティブのC8傷号が入力されている。こ
のワード転送モード設定レジスタは、リード拳ライト可
能であシ、各ビットの構成は、後述の表3に示す通シで
ある。初期値は各ビットとも ll01でありバイト転
送モードを示す。これらのビットは、BIO8でシステ
ム立ち上げ時に設定することも可能である。
このワード転送モード設定レジスタをリードする時には
、常に各7リツプ7αツグから、データが保持されてい
るので、前記C8信号をアクティブにすることにより、
読むことができる。また、このワード転送モード設定レ
ジスタにライトする時は、前記CB倍信号アクティブに
し、l0WN信号の立ち上がシエッジで新しいデータを
保持することができる。リセット時には、各ビット共、
初期値と同じ1101に設定される。
、常に各7リツプ7αツグから、データが保持されてい
るので、前記C8信号をアクティブにすることにより、
読むことができる。また、このワード転送モード設定レ
ジスタにライトする時は、前記CB倍信号アクティブに
し、l0WN信号の立ち上がシエッジで新しいデータを
保持することができる。リセット時には、各ビット共、
初期値と同じ1101に設定される。
表 1
表
表 4
〔発明の効果〕
以上説明したように、本発明によれば、DMAコント−
−2のメモ+J−I / 0間転送モードにおいて、ワ
ードデータ転送を、バイトデータ転送と同じ4クロツク
サイクルで、行なうことができるので、従来のように、
ワードデータ転送o−hめに複雑な回1il)構成をす
る必要がなく、簡単なワード転送モードレジスタと周辺
回路により構成できるという効果がある。
−2のメモ+J−I / 0間転送モードにおいて、ワ
ードデータ転送を、バイトデータ転送と同じ4クロツク
サイクルで、行なうことができるので、従来のように、
ワードデータ転送o−hめに複雑な回1il)構成をす
る必要がなく、簡単なワード転送モードレジスタと周辺
回路により構成できるという効果がある。
まな、ワードモード転送設定レジスタにより、DMA転
送を要求するI10デバイスのデータ転送ビット幅を容
易に設定できるという効果がある。
送を要求するI10デバイスのデータ転送ビット幅を容
易に設定できるという効果がある。
表
第1図は本発明の一実施例の要部を示すブロック図、第
2図は、ワード転送アドレス切換制御信号生成部の詳細
論理図、第3図は、出力アドレス制御部の詳細図、第4
図は、ワード転送時のタイをングチャート図、第5図は
ワード転送モード設定レジスタの詳細図、第6図は従来
のワード転送時のDMACの構成図、である。 1・・・・・・DMAC,2・・・・・・ワード転送モ
ード設定レジスタ、 3・・・・・・出力アドレス制
御部、 4・・・・・・ワード転送アドレス切換制御
信号生成部。
2図は、ワード転送アドレス切換制御信号生成部の詳細
論理図、第3図は、出力アドレス制御部の詳細図、第4
図は、ワード転送時のタイをングチャート図、第5図は
ワード転送モード設定レジスタの詳細図、第6図は従来
のワード転送時のDMACの構成図、である。 1・・・・・・DMAC,2・・・・・・ワード転送モ
ード設定レジスタ、 3・・・・・・出力アドレス制
御部、 4・・・・・・ワード転送アドレス切換制御
信号生成部。
Claims (1)
- 1.メモリとマイクロプロセッサユニット周辺の入出力
デバイスとの間でデータを直接転送する機能を持つDM
A(ダイレクトメモリアクセス)コントローラを使用し
て、データバス幅の異なる複数の入出力デバイスの中の
任意のデバイスとメモリとの間のデータ転送を行うDM
A転送制御回路において、 転送するデータバス幅を設定するワード転送モード設定
レジスタと、DMAオペレーションを認識するために前
記DMAコントローラが出力するDACK信号と前記ワ
ード転送モード設定レジスタに設定した情報とから、出
力するアドレスを切換え制御する信号を生成するワード
転送アドレス切換制御信号生成部と、前記ワード転送ア
ドレス切換制御信号生成部からの制御信号によりアドレ
スを、前記ワード転送モード設定レジスタに設定したデ
ータ転送バス幅に応じて切換えるアドレス切換回路と、
を具備し、前記DACK信号により転送対象とする入出
力デバイスのデータバス幅に関係なく、同一サイクルで
、入出力デバイスとメモリとの間のデータ転送を可能に
したことを特徴とするダイレクトメモリアクセス制御方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14533889A JPH0311448A (ja) | 1989-06-09 | 1989-06-09 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14533889A JPH0311448A (ja) | 1989-06-09 | 1989-06-09 | ダイレクトメモリアクセス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0311448A true JPH0311448A (ja) | 1991-01-18 |
Family
ID=15382866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14533889A Pending JPH0311448A (ja) | 1989-06-09 | 1989-06-09 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0311448A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05252033A (ja) * | 1992-03-06 | 1993-09-28 | Mitsubishi Electric Corp | アナログデジタル変換装置 |
WO2001065384A1 (fr) * | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
-
1989
- 1989-06-09 JP JP14533889A patent/JPH0311448A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05252033A (ja) * | 1992-03-06 | 1993-09-28 | Mitsubishi Electric Corp | アナログデジタル変換装置 |
WO2001065384A1 (fr) * | 2000-03-03 | 2001-09-07 | Sony Computer Entertainment Inc. | Dispositif de divertissement |
JP2005044343A (ja) * | 2003-06-21 | 2005-02-17 | Samsung Electronics Co Ltd | データバス幅を自在に変更する携帯用保存装置及び方法 |
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