JPH03108760A - Cmosゲートアレイ - Google Patents
CmosゲートアレイInfo
- Publication number
- JPH03108760A JPH03108760A JP24716089A JP24716089A JPH03108760A JP H03108760 A JPH03108760 A JP H03108760A JP 24716089 A JP24716089 A JP 24716089A JP 24716089 A JP24716089 A JP 24716089A JP H03108760 A JPH03108760 A JP H03108760A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- ground
- power supply
- line
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCMOSゲートアレイに関し、特に全面敷き詰
め型CMOSゲートアレイにおいて集積度を上げるだめ
の配線構造に関するものである。
め型CMOSゲートアレイにおいて集積度を上げるだめ
の配線構造に関するものである。
従来の全面敷き詰め型CMOSゲートアレイの構造の一
例を第2図に示して説明する。このゲートアレイは、そ
の平面構造を第2図に示すように、チップ内部全面にP
チャネルトランジスタ1とNチャネルトランジスタ2が
敷き詰められ、あらかじめ準備された第」の電源帯3を
介して第2の電源ライン11からPチャネルトランジス
タ1上に電位を供給し、第1のグランド帯4を介して第
2のグランドライン12からNチャネルトランジスタ2
上に電位を供給することにより使用可能となるトランジ
スタ列5と、第2の電源ライン11がらPチャネルトラ
ンジスタ1上に、第2のグランドライン12からNチャ
ネルトランジスタ2上に供給しない使用不可能なトラン
ジスタ上が、配線領域6として形成される。
例を第2図に示して説明する。このゲートアレイは、そ
の平面構造を第2図に示すように、チップ内部全面にP
チャネルトランジスタ1とNチャネルトランジスタ2が
敷き詰められ、あらかじめ準備された第」の電源帯3を
介して第2の電源ライン11からPチャネルトランジス
タ1上に電位を供給し、第1のグランド帯4を介して第
2のグランドライン12からNチャネルトランジスタ2
上に電位を供給することにより使用可能となるトランジ
スタ列5と、第2の電源ライン11がらPチャネルトラ
ンジスタ1上に、第2のグランドライン12からNチャ
ネルトランジスタ2上に供給しない使用不可能なトラン
ジスタ上が、配線領域6として形成される。
そして、Pチャネルトランジスタ1とNチャネルトラン
ジスタ2の組を組み合わせることにょシーつの論理を持
つ論理回路7を構成し、この論理(1) (2) 回路Tを第1層配線8.第2層配線9等によシ結び付け
ることによシーつの機能回路を構成する。
ジスタ2の組を組み合わせることにょシーつの論理を持
つ論理回路7を構成し、この論理(1) (2) 回路Tを第1層配線8.第2層配線9等によシ結び付け
ることによシーつの機能回路を構成する。
ここで、論理回路Tどうしを結び付ける第1層配線8等
の配線は、配線領域6上に形成し、配線領域6の幅は第
2の電源ライン11及びグランドライン12を配置され
たトランジスタ列5と他のトランジスタ列5に囲まれた
領域となる。また、この領域だけで配線できない場合は
、トランジスタ列上に、第2の電源ライン11、または
グランドライン12を配置せずにトランジスタ列10上
を配線領域6として配線領域幅を広げる。このため、配
線領域幅はPチャネルトランジスタ1.またはNチャネ
ルトランジスタ2のトランジスタ幅ごとに広がる。
の配線は、配線領域6上に形成し、配線領域6の幅は第
2の電源ライン11及びグランドライン12を配置され
たトランジスタ列5と他のトランジスタ列5に囲まれた
領域となる。また、この領域だけで配線できない場合は
、トランジスタ列上に、第2の電源ライン11、または
グランドライン12を配置せずにトランジスタ列10上
を配線領域6として配線領域幅を広げる。このため、配
線領域幅はPチャネルトランジスタ1.またはNチャネ
ルトランジスタ2のトランジスタ幅ごとに広がる。
従来の全面敷き詰め型CMOSゲートアレイは以上のよ
うに構成されていたので、配線領域6がトランジスタ幅
で広がシ、配線領域にもかかわらず配線に使用していな
い部分も6D、この部分のトランジスタは使用できなく
、また、配線領域6下のトランジスタ列をあらかじめ一
部使用することもでき々いなどの問題があった。
うに構成されていたので、配線領域6がトランジスタ幅
で広がシ、配線領域にもかかわらず配線に使用していな
い部分も6D、この部分のトランジスタは使用できなく
、また、配線領域6下のトランジスタ列をあらかじめ一
部使用することもでき々いなどの問題があった。
本発明は上記のような問題点を解消するためになされた
もので、配線領域として使用されているトランジスタ列
の一部に電源ライン、グランドラインを供給しトランジ
スタ領域として使用できるCMOSゲートアレイを得る
ことを目的とする。
もので、配線領域として使用されているトランジスタ列
の一部に電源ライン、グランドラインを供給しトランジ
スタ領域として使用できるCMOSゲートアレイを得る
ことを目的とする。
本発明に係るCMOSゲートアレイは、全面敷き詰め型
CMOSゲートアレイにおいて、異なるトランジスタ列
に供給された電源、グランド電位を配線領域として使用
されているトランジスタ列の一部に供給し、トランジス
タを形成するものである。
CMOSゲートアレイにおいて、異なるトランジスタ列
に供給された電源、グランド電位を配線領域として使用
されているトランジスタ列の一部に供給し、トランジス
タを形成するものである。
本発明におけるCMOSゲートアレイは、配線領域で使
用されていないトランジスタに他のトランジスタ領域の
電源ライン、グランドラインから配線によって電位を与
えることによシ、その配線領域下のトランジスタが使用
可能になる。
用されていないトランジスタに他のトランジスタ領域の
電源ライン、グランドラインから配線によって電位を与
えることによシ、その配線領域下のトランジスタが使用
可能になる。
以下、本発明の実施例を図について説明する。
第1図は本発明の一実施例によるCMOSゲートアレイ
の構造を示す平面図である。この実施例は、第1図に示
すように、トランジスタ列5が内部チップ全面に敷き詰
められておシ、Pチャネルトランジスタ1.Nチャネル
トランジスタ2にそれぞれ第1の電源帯3.グランド帯
4の電位の供給されている部分が使用可能なトランジス
タ列5を形成し、第1の電源帯3及びグランド帯4の電
位の供給されていない部分が配線領域6を形成する従来
のゲートアレイの配線領域として使用されているトラン
ジスタ列に、第1層配線8.第2層配線9等の配線によ
シ異なるトランジスタ列5に供給された第1の電源帯3
.グランド帯4の電位を供給することにより、配線され
ていない上記配線領域下6に使用可能なトランジスタ列
を形成して論理回路7を構成する。また、あらかじめ配
線領域6下の一部トランジスタ列10上に第1層配線8
第2層配線9等の配線によシ異なるトランジスタ列5に
供給された第1の電源帯3.グランド帯4の電位を供給
することによシ、部分的に使用可能なトランジスタ列を
形成した後、論理回路Tどうしの配線を行うようにした
ものである。
の構造を示す平面図である。この実施例は、第1図に示
すように、トランジスタ列5が内部チップ全面に敷き詰
められておシ、Pチャネルトランジスタ1.Nチャネル
トランジスタ2にそれぞれ第1の電源帯3.グランド帯
4の電位の供給されている部分が使用可能なトランジス
タ列5を形成し、第1の電源帯3及びグランド帯4の電
位の供給されていない部分が配線領域6を形成する従来
のゲートアレイの配線領域として使用されているトラン
ジスタ列に、第1層配線8.第2層配線9等の配線によ
シ異なるトランジスタ列5に供給された第1の電源帯3
.グランド帯4の電位を供給することにより、配線され
ていない上記配線領域下6に使用可能なトランジスタ列
を形成して論理回路7を構成する。また、あらかじめ配
線領域6下の一部トランジスタ列10上に第1層配線8
第2層配線9等の配線によシ異なるトランジスタ列5に
供給された第1の電源帯3.グランド帯4の電位を供給
することによシ、部分的に使用可能なトランジスタ列を
形成した後、論理回路Tどうしの配線を行うようにした
ものである。
このように上記実施例の構成によると、トランジスタ領
域の第1の電源帯3.グランド帯4に直接接続される第
2の電源ライン11及びグランドライン12を有するト
ランジスタ列5から第1の電源帯3及びグランド帯4に
直接接続されていない配線領域6下のトランジスタ列に
第1層配線8゜第2層配線9等によ)電源、グランド電
位を供給することによ)、配線領域6で使用されていな
いトランジスタが使用可能となる。これによって、集積
度を向上させることができる。
域の第1の電源帯3.グランド帯4に直接接続される第
2の電源ライン11及びグランドライン12を有するト
ランジスタ列5から第1の電源帯3及びグランド帯4に
直接接続されていない配線領域6下のトランジスタ列に
第1層配線8゜第2層配線9等によ)電源、グランド電
位を供給することによ)、配線領域6で使用されていな
いトランジスタが使用可能となる。これによって、集積
度を向上させることができる。
以上のように本発明によれば、従来使用できなかった配
線領域下のトランジスタ列に、他のトランジスタ列から
電源、グランド電位を配線によシ供給するように構成し
たので、集積度の高いCMOSゲートアレイが得られる
効果がある。
線領域下のトランジスタ列に、他のトランジスタ列から
電源、グランド電位を配線によシ供給するように構成し
たので、集積度の高いCMOSゲートアレイが得られる
効果がある。
(5)
(6)
第1図は本発明の一実施例によるCMOSゲートアレイ
を示す平面図、tJ2図は従来のCMOSゲートアレイ
を示す平面図である。 1−・・−pチャネルトランジスタ 211+111・
Nチャネルトランジスタ、3・・争・第1の電源帯、4
・・・・第1のグランド帯、5・・・・電源、グランド
ラインを有するトランジスタ列、6・・・・配線領域、
T・・−・論理回路、8・・・・第1層配線、9・・・
・第二層配線、10争・・・配線領域下のトランジスタ
列、11・・・・第2の電源ライン、12・・・φ第2
のグランドライン。
を示す平面図、tJ2図は従来のCMOSゲートアレイ
を示す平面図である。 1−・・−pチャネルトランジスタ 211+111・
Nチャネルトランジスタ、3・・争・第1の電源帯、4
・・・・第1のグランド帯、5・・・・電源、グランド
ラインを有するトランジスタ列、6・・・・配線領域、
T・・−・論理回路、8・・・・第1層配線、9・・・
・第二層配線、10争・・・配線領域下のトランジスタ
列、11・・・・第2の電源ライン、12・・・φ第2
のグランドライン。
Claims (1)
- 複数のトランジスタ列と、上記トランジスタ列上に論理
回路を構成するために配置されるトランジスタの有無と
は無関係に、かつ上記トランジスタ列と直角に、あらか
じめ準備された第1の電源、及びグランド帯を有する全
面敷き詰め型CMOSゲートアレイにおいて、あらかじ
め準備された上記第1の電源、及びグランド帯に直接接
続される第2の電源、及びグランドラインを有する上記
トランジスタ列から第1の電源、及びグランド帯に直接
接続されていない配線領域下のトランジスタ列に電源、
グランド電位を供給するための配線を施したことを特徴
とするCMOSゲートアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24716089A JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Cmosゲートアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24716089A JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Cmosゲートアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03108760A true JPH03108760A (ja) | 1991-05-08 |
Family
ID=17159334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24716089A Pending JPH03108760A (ja) | 1989-09-22 | 1989-09-22 | Cmosゲートアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03108760A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
-
1989
- 1989-09-22 JP JP24716089A patent/JPH03108760A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
US6157052A (en) * | 1994-03-03 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
US6388329B1 (en) | 1994-03-03 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
EP0703617A3 (en) * | 1994-09-22 | 1997-02-26 | Nippon Telegraph & Telephone | High frequency monolithic integrated circuit |
US5739560A (en) * | 1994-09-22 | 1998-04-14 | Nippon Telegraph And Telephone Corporation | High frequency masterslice monolithic integrated circuit |
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