JPH0322460A

JPH0322460A - 半導体集積回路

Info

Publication number: JPH0322460A
Application number: JP15761889A
Authority: JP
Inventors: Masaru Yamamoto; 勝山本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1991-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路のレイアウトに関し、特に電
源バスラインのレイアウトに関する。

〔従来の技術〕

第３図は従来の半導体集積回路のレイアウトの一例を示
す半導体チップの平面図である。従来、この種の半導体
集積回路における電源バスラインのレイアウトは、第３
図に示すように、全ての電源線及びグランド線〈ガラン
ド線２，７、第１及び第２の電源線２，３，５．６）は
、半導体チップ１の一主面の周囲を一周させて、全ての
辺で同電位になるようにするか、または、この半導体チ
ップ１に配置される入出力インターフェイスブロックに
よらず、半固定的に各辺ごとに電位が決まった電源ライ
ンがあるかのどちらかで形成されていた。

〔発明が解決しようとする課題〕

上述した従来の電源バスラインのレイアウトで、特に対
ラッチアップ性を考慮してレイアウトを行なわなければ
ならないＣＭＯＳ集積回路では、電源バスラインの各辺
によって異なる電位が必要な場合、チップ外周部を全て
の電源線が一周する方式であると、十分な電源線幅がと
れず、エレクトロ・マイグレーションに対して不利にな
るという欠点がある。また、電源インピーダンスが高く
見えるため、同時動作に対しても不利になるという欠点
がある。さらに、各辺ごとに固定した電位をもつ電源ラ
インの方式では、各辺により電位“が固定されているた
め、配置可能な電源ピンや入出力イターフェイスブロッ
クが制限されるという欠点がある。本発明の目的は、か
かる問題を解消する電源バスラインのレイアウトを有す
る半導体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、中央に論理ゲート素子群が
形成されるとともにこの論理ゲート素子群を囲むように
一周して形威された第ｌ及び第２の電源線を有する半導
体集積回路において、前記第１及び第２の電源線の各辺
に平行に形戒されるとともに少くなくとも一辺以上の第
３の電源線と、この第３の電源線と前記第１及び第２の
電源線と接続する接続手段とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第一図は本発明の半導体集積回路のレイアウトの一実施
例を示す半導体チップの平面図である。

この半導体集積回路のレイアウト、ここでは電源及びグ
ランド線のバスラインは、特に定まった電位をもたず、
そこに配置される入出力インターフェイスブロックによ
り電位の定まる電源ラインである。具体的には、同図に
示すように、第３の電源線８と、この第３の電源線８を
囲むように形威された第１の電源線９と、この第１の電
源線９を囲む第２の電源線１０と、半導体チップ１の最
内側と最外側に形或された内部グランド線１１と外部グ
ランド線１２とで構戒されている。

また、入出力インターフェイスブロックは、第１の電源
線９または第２の電源線１０より電源をとり、同時に、
第３の電源線８に電位を供給する。これにより、この第
１及び第２の電源線９及び１０一つの辺で複数のバッフ
ァが同時に動作しても、第３の電源線８と各入出力イン
ターフェイスブロックによって楕戒される電源のメッシ
ュ構造により、電源にのるノイズを小さくすることがで
きる。さらに、従来技術であれば、この第３の電源線８
が各コーナーで接続されているか、または、第３の電源
線８に電位供給する専用のブロックにより電位を決めて
いた。第２図（ａ），（ｂ）及び（Ｃ）は第１図のＡ部
の各層面を示す半導体チップの下地面，下地面の上の第
１のアルミニュウム配線面及びその上の第２のアルミニ
ュウム配線面の平面図である。この半導体集積回路の下
地面は、例えば、第１図のＡ部の下地には、第２図（ａ
）に示すように、Ｎチャンネルトランジスタ領域１８、
ｐチャンネルトランジスタ領域１５及びｐチャンネルプ
リバッファ１４の間のそれぞれにラッチアップ対策用の
ザブストレート・コンタクト１６及びＮウェルコンタク
ト１７が形成されている。また、ｐチャンネルプリバッ
ファ１４に隣接してＮチャンネルプリバッファ１３が形
成されている。一方、この下地面の上の第１のアルミニ
ュウム配線面には、第２図（ｂ）に示すように、第１の
アルミ配線領域１９と、サブストレートコンタクト１６
及びＮウェルコンタクト１７と接続する第１のアルミコ
ンタクト２０及び第２のアルミコンタクト２１が形戒さ
れている。

さらに、この第１のアルミニュウム配線面の上に形成さ
れた第２のアルミニュウム配線面では、第２図（Ｃ）に
示すように、半導体チツプ１の中央部に形或された論理
ゲート素子形成領域側から、内部グランド線１２、ブリ
バツファ配線領域２２、第３の電源線８、第１のアルミ
コンタクト２０と接続される第４の電源線２３、第１の
電源線９、第２の電源線１０、第４の電源線、第２のア
ルミコンタクト２１と接続する第５の接続線２４及び外
部グランド線がそれぞれ形威されている。ここで、第２
図（ｂ）の第１のアルミ配線領域１９を利用することに
よって、各人力出バツファの機能に合せた配線が行なわ
れる。すなわち、例えば、第３の電源線８の電位を第１
の電源線９と同電位にしたい場合は、第２図に示す第１
のアルミ配線領域１９のＢとＣの領域を介してスルーホ
ールコンタクトで第３の電源線８と第１の電源線９を短
絡する。また、第３の電源線８と第２の−５６− 電源線１０と同電位にしたい場合は、スルーホールコン
タクトによりＤ領域とＣ領域を介して短絡すれば良い。

このように、集積回路に入力する電源電位をこの第３の
電源線を設けることによって任意に変えることが出来る
利点がある。例えば、ある辺の電源バスラインに入力す
る電位を５ボルト、他の辺の電源バスラインには１ボル
トといった様に変更が可能となる。

〔発明の効果〕

以上説明したように本発明は、各辺ごとに独立した電源
ラインと、チップ外周部を一周する複数の電源ラインと
を設け、半導体チップの外周部に配置される入出力イン
ターフェイスブロックにより、各辺ごとに独立した電源
ラインに電位をあたえ、各辺により、電源線幅を細くす
ることなく任意に電位が選べることの出来る半導体集積
回路が得られるという効果がある。

【図面の簡単な説明】

第１図は本発明の半導体集積回路のレイアウト（ａ），
（ｂ）及び（ｃ）は第ｌ図のＡ部の各層面を示す半導体
チップの下地面、下地面の上の第１のアルミニュウム配
線面及びその上の第２のアルミニュウム配線面の平面図
、第３図は従来の半導体集積回路のレイアウトの一例を
示す半導体チップの平面図である。１・・・半導体チップ、２・・・グランド線、３．９・
・・第１の電源線、４．１０・・・第２の電源線、５・
・・外部駆動バッファ用第ｌの電源線、６・・・外部駆
動バッファ゜用第２の電源線、７・・・外部駆動バッフ
ァ用グランド線、８・・・第３の電源線、１１・・・外
部グランド線、１２・・・内部グランド線、１３・・・
Ｎチャンネルプリバッファ、１４・・・Ｐチャンネルプ
リバッファ、１５・・・Ｐチャンネルトランジスタ領域
、１６・・・サブストレートコンタクト、１７・・・Ｎ
ウェルコンタクト、１８・・・Ｎチャンネルトランジス
タ領域、ｌ９・・・第ｌのアルミ配線領域、２０・・・
第１のアルミコンタクト、２１・・・第２のアルミコン
タクト、２２・・・ブリバッファ配線領域、２３・・・
第４の電源線、２４・・・第５の電源線。９

Claims

【特許請求の範囲】

中央に論理ゲート素子群が形成されるとともにこの論理
ゲート素子群を囲むように一周して形成された第１及び
第２の電源線を有する半導体集積回路において、前記第
１及び第２の電源線の各辺に平行に形成されるとともに
少くなくとも一辺以上の第３の電源線と、この第３の電
源線と前記第１及び第２の電源線と接続する接続手段と
を有することを特徴とする半導体集積回路。