RU32942U1 - Device for generating control bits of the Berger code - Google Patents
Device for generating control bits of the Berger code Download PDFInfo
- Publication number
- RU32942U1 RU32942U1 RU2003116427/20U RU2003116427U RU32942U1 RU 32942 U1 RU32942 U1 RU 32942U1 RU 2003116427/20 U RU2003116427/20 U RU 2003116427/20U RU 2003116427 U RU2003116427 U RU 2003116427U RU 32942 U1 RU32942 U1 RU 32942U1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- elements
- additional
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Устройство для формирования коитрольных разрядов кода Бергера.Device for generating coercive bits of the Berger code.
Полезная модель относится к импульсной технике, и предназначена для контроля правильности функционирования мшфопроцессорных систем управления, а также для проверки правильности передачи двоичной информации между территориально рассредоточенными узлами цифровых упраляющих комплексов.The utility model relates to pulsed technology, and is intended to control the correct functioning of mshfoprocessor control systems, as well as to verify the correct transmission of binary information between geographically dispersed nodes of digital control systems.
Известно устройство для формирования контрольных разрядов кода Бергера, содержащее log 2 п групп сумматоров, где п - число информационных разрядов кода, в котором входы i - того сумматора первой группы соединены с 21 - тым и (21 - 1)-м информационным разрядом кода Бергера, а в остальных группах входы каждого 1 - того сумматора к - той группы (к 2,..., log 2 п ) соединены с выходами переноса 21 - того и (21 - 1)-го сумматора (к - 1)-й группы и с выходом суммы (1 - 1) го сумматора к - той группы (SU, 1068942, GO6 F 11/08, 1984).A device is known for generating control bits of a Berger code, containing log 2 n groups of adders, where n is the number of information bits of the code, in which the inputs of the i-th adder of the first group are connected to the 21st and (21 - 1) -th information bit of the Berger code , and in the remaining groups, the inputs of each 1-adder to the k-th group (k 2, ..., log 2 p) are connected to the transfer outputs of the 21-th and (21 - 1) -th adder (k - 1) -th group and with the output of the sum (1 - 1) of the adder of the k - that group (SU, 1068942, GO6 F 11/08, 1984).
Недостатком данного устройства является его сложность, а следовательно, низкая надежность. Например, для формирования контрольных разрядов кода Бергера, содержащего 5 информационных разрядов, потребуется 3 сумматора, каждый сумматор представляет собой достаточно сложное устройство.The disadvantage of this device is its complexity, and therefore, low reliability. For example, to form the control bits of the Berger code containing 5 information bits, 3 adders are required, each adder is a rather complicated device.
Известно устройство для реализации симметричных пороговых функций 5-элементного кода, на базе которого может быть создано устройство для формирования контрольных разрядов кода Бергера (Reddy S.M., Wilson J.R. Easily Testable Cellular Realizations for the ( Exactly P) - cut - of n and (P or More) - cut - of n Logic Functions. - IEEE Transactions on Computers, vol. c. 23, №1, 1974, p. 98, fig. 2). Оно содержит элементы И и ИЛИ, причем первый его вход соединен с первыми входами первых элементов И и ИЛИ, второй входA device is known for implementing symmetric threshold functions of a 5-element code, on the basis of which a device for generating control bits of a Berger code can be created (Reddy SM, Wilson JR Easily Testable Cellular Realizations for the (Exactly P) - cut - of n and (P or More) - cut - of n Logic Functions. - IEEE Transactions on Computers, vol. C. 23, No. 1, 1974, p. 98, fig. 2). It contains AND and OR elements, with its first input connected to the first inputs of the first AND and OR elements, the second input
МПКНОЗМ 13/51IASC 13/51
соединен со вторыми входами тех же элементов, третий вход соединен с первыми входами вторых элементов И, ИЛИ и третьего элемента И, четвертый вход соединен с первыми входами четвертого, пятого, шестого элементов И и третьего элемента ИЛИ, пятый вход соединен с первыми входами седьмого, восьмого, девятого, десятого элементов И и четвертого элемента ИЛИ, выход первого элемента И соединен со вторым входом второго элемента И и с первым входом пятого элемента ИЛИ, выход первого элемента ИЛИ соединен со вторыми входами третьего элемента И и второго элемента ИЛИ, выход второго элемента И соединен со вторым входом четвертого элемента И и с первым входом шестого элемента ИЛИ, выход второго элемента ИЛИ соединен со вторыми входами шестого элемента И и третьего элемента ИЛИ, выход третьего элемента И соединен со вторым входом пятого элемента ИЛИ, выход третьего элемента ИЛИ соединен со вторыми входами десятого элемента И и четвертого элемента ИЛИ, выход четвертого элемента И соединен со вторым входом седьмого элемента И и с первым входом седьмого элемента ИЛИ, выход пятого элемента И соединен со вторым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ соединен со вторым входом пятого элемента И и с первым входом восьмого элемента ИЛИ, выход шестого элемента И соединен со вторым входом восьмого элемента ИЛИ, выход шестого элемента ИЛИ соединен со вторым входом восьмого элемента И и с первым входом девятого элемента ИЛИ, выход восьмого элемента И соединен со вторым входом седьмого элемента ИЛИ, выход восьмого элемента ИЛИ соединен со вторым девятого элемента И и с первым входом десятого элемента ИЛИ, выход девятого элемента И соединен со вторым входом девятого элемента Р1ЛИ, выход десятого элемента И соединен со вторым входом десятого элемента ИЛИ.connected to the second inputs of the same elements, the third input is connected to the first inputs of the second elements AND, OR and the third element AND, the fourth input is connected to the first inputs of the fourth, fifth, sixth elements AND and the third element OR, the fifth input is connected to the first inputs of the seventh, the eighth, ninth, tenth AND elements and the fourth OR element, the output of the first AND element is connected to the second input of the second AND element and to the first input of the fifth OR element, the output of the first OR element is connected to the second inputs of the third AND element and the second about the OR element, the output of the second AND element is connected to the second input of the fourth AND element and to the first input of the sixth OR element, the output of the second OR element is connected to the second inputs of the sixth AND element and the third OR element, the output of the third AND element is connected to the second input of the fifth OR element , the output of the third element OR is connected to the second inputs of the tenth element AND and the fourth element OR, the output of the fourth element And is connected to the second input of the seventh element And and the first input of the seventh element OR, the output of the fifth element And is single with the second input of the sixth OR element, the output of the fifth OR element is connected to the second input of the fifth AND element and the first input of the eighth OR element, the output of the sixth AND element is connected to the second input of the eighth OR element, the output of the sixth OR element is connected to the second input of the eighth AND element and with the first input of the ninth OR element, the output of the eighth AND element is connected to the second input of the seventh OR element, the output of the eighth OR element is connected to the second ninth element AND and with the first input of the tenth OR element, the output of the ninth ementa and connected to the second input of the ninth member R1LI, the output of the tenth AND gate is coupled to a second input of OR tenth.
Это устройство имеет пять входов и пять выходов и преобразует входное 5 - разрядное слово в соответствующее ему 5 - разрядное выходное слово, представляюпдее собой симметричную пороговую функцию.This device has five inputs and five outputs and converts the input 5-bit word into its corresponding 5-bit output word, which is a symmetric threshold function.
Однако это устройство обладает 1шзкой надежностью за счет его сложности.However, this device has 1shzky reliability due to its complexity.
Задача полезной модели - повысить надежность устройства за счет его упрощения.The objective of the utility model is to increase the reliability of the device by simplifying it.
Технический результат достигается тем, что в устройство для формирования контрольных разрядов кода Бергера, содержащее элементы И и ИЛИ, причем первый его вход соединен с первыми входами первых элементов И и ИЛИ, второй вход соединен со вторыми входами тех же элементов, третий вход соединен с первыми входами вторых элементов И, ИЛИ и третьего элемента И, четвертый вход соединен с первыми входами четвертого, пятого, шестого элементов И и третьего элемента ИЛИ, пятый вход соединен с первыми входами седьмого, восьмого, девятого, десятого элементов И и четвертого элемента ИЛИ, выход первого элемента И соединен со вторым входом второго элемента И и с первым входом пятого элемента ИЛИ, выход первого элемента ИЛИ соединен со вторыми входами третьего элемента И и второго элемента ИЛИ, выход второго элемента И соединен со вторым входом четвертого элемента И и с первым входом шестого элемента ИЛИ, выход второго элемента ИЛИ соединен со вторыми входами шестого элемента И и третьего элемента ИЛИ, выход третьего элемента И соединен со вторым входом пятого элемента ИЛИ, выход третьего элемента ИЛИ соединен со вторыми входами десятого элемента И и четвертого элемента ИЛИ, выход четвертого элемента И соединен со вторым входом седьмого элемента И и с первым входом седьмого элемента ИЛИ, выход пятого элемента И соединен со вторым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ соединен со вторым входом пятого элемента И и с первым входом восьмого элемента ИЛИ, выход шестого элемента И соединен со вторым входом восьмого элемента ИЛИ, выход шестого элемента ИЛИ соединен со вторым входом восьмого элемента И и с первым входом девятого элемента ИЛИ, выход восьмого элемента И соединен со вторым входом седьмого элемента ИЛИ,The technical result is achieved in that in a device for generating control bits of a Berger code containing AND and OR elements, its first input connected to the first inputs of the first AND and OR elements, the second input connected to the second inputs of the same elements, the third input connected to the first the inputs of the second elements AND, OR, and the third element AND, the fourth input is connected to the first inputs of the fourth, fifth, sixth elements AND and the third element OR, the fifth input is connected to the first inputs of the seventh, eighth, ninth, tenth element nts AND and the fourth OR element, the output of the first AND element is connected to the second input of the second AND element and to the first input of the fifth OR element, the output of the first OR element is connected to the second inputs of the third AND element and the second OR element, the output of the second AND element is connected to the second input the fourth AND element and with the first input of the sixth OR element, the output of the second OR element is connected to the second inputs of the sixth AND element and the third OR element, the output of the third AND element is connected to the second input of the fifth OR element, the output of the third The OR element is connected to the second inputs of the tenth AND element and the fourth OR element, the output of the fourth AND element is connected to the second input of the seventh AND element and to the first input of the seventh OR element, the output of the fifth AND element is connected to the second input of the sixth OR element, the output of the fifth OR element is connected with the second input of the fifth AND element and with the first input of the eighth OR element, the output of the sixth AND element is connected to the second input of the eighth OR element, the output of the sixth OR element is connected to the second input of the eighth AND element and with the first input m ninth OR gate, the output of the eighth AND gate is connected to the second input of the seventh OR gate,
выход восьмого элемента ИЛИ соединен со вторым входом девятого элемента И и с первым входом десятого элемента РШИ, выход девятого элемента И соединен со вторым входом девятого элемента ИЛИ, выход десятого элемента И соединен со вторым входом десятого элемента ИЛИ, введены дополнительные элементы И, ИЛИ и инверторы, причем вход первого инвертора соединен с выходом седьмого элемента ИЛИ и с первым выходом устройства, а выход - с первыми входами первого и второго дополнительных элементов И, вход второго инвертора соединен с выходом десятого элемента ИЛИ и со вторым входом второго дополнительного элемента И, а выход - с первым входом третьего дополнительного элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ, второй вход первого дополнительного элемента И соединен с выходом девятого элемента ИЛИ, выход второго дополнительного элемента И соединен со вторым выходом устройства, входы дополнительного элемента ИЛИ соединены с выходами первого и третьего дополнительных и седьмого элементов И, а выход - с третьим выходом устройства.the output of the eighth OR element is connected to the second input of the ninth element AND and with the first input of the tenth element of the RFI, the output of the ninth element And is connected to the second input of the ninth element OR, the output of the tenth element And is connected to the second input of the tenth element OR, additional elements AND, OR and inverters, the input of the first inverter being connected to the output of the seventh OR element and to the first output of the device, and the output to the first inputs of the first and second additional elements And, the input of the second inverter connected to the OR element with the second input of the second additional element AND, and the output with the first input of the third additional element AND, the second input of which is connected to the output of the fourth OR element, the second input of the first additional element AND is connected to the output of the ninth OR element, the output of the second additional element AND connected to the second output of the device, the inputs of the additional element OR connected to the outputs of the first and third additional and seventh elements And, and the output to the third output of the device.
Функциональная схема заявляемого устройства для формирования контрольных разрядов кода Бергера показана на чертеже.Functional diagram of the inventive device for generating control bits of the Berger code is shown in the drawing.
Первый вход устройства Xi соединен с первыми входами первого элемента И 1 и ИЛИ 2. Второй его вход Х2 соединен со вторыми входами тех же элементов. Третий вход Хз соединен с первыми входами вторых элементов И 3, ИЛИ 4 и третьего элемента И 5. Четвертый вход Х4 соединен с первыми входами четвертого 6, пятого 7, шестого 8 элементов И и третьего элемента ИЛИ 9. Пятый вход Хз соединен с первыми входами седьмого 10, восьмого 11, девятого 12, десятого 13 элементов И и четвертого элемента ИЛИ 14. Выход первого элемента И 1 соединен со вторым входом второго элемента И 3 и с первым входом пятого элемента ИЛИ 15. Выход первого элемента ИЛИ 2 соединен со вторыми входами третьего элемента И 5 и второго элемента ИЛИ 4. Выход второго элемента И 3 соединен со вторым входом четвертогоThe first input of the device Xi is connected to the first inputs of the first element AND 1 and OR 2. Its second input X2 is connected to the second inputs of the same elements. The third input X3 is connected to the first inputs of the second elements AND 3, OR 4 and the third element AND 5. The fourth input X4 is connected to the first inputs of the fourth 6, fifth 7, sixth 8 elements AND and the third element OR 9. The fifth input X3 is connected to the first inputs seventh 10, eighth 11, ninth 12, tenth 13 AND elements and the fourth OR element 14. The output of the first AND element 1 is connected to the second input of the second AND element 3 and the first input of the fifth OR element 15. The output of the first OR element 2 is connected to the second inputs the third element AND 5 and the second element OR 4. The output of the second element And 3 is connected to the second input of the fourth
элемента Ибис первым входом шестого элемента ИЛИ 16. Выход второго элемента ИЛИ 4 соединен со вторыми входами шестого элемента И 8 и третьего элемента ИЛИ 9. Выход третьего элемента И 5 соединен со вторым входом пятого элемента ИЛИ 15. Выход третьего элемента ИЛИ 9 соединен со вторыми входами десятого элемента И 13 и четвертого элемента ИЛИ 14. Выход четвертого элемента И 6 соединен со вторым входом седьмого элемента И 10 и с первым входом седьмого элемента ИЛИ 17. Выход пятого элемента И 7 соединен со вторым входом шестого элемента ИЛИ 16. Выход пятого элемента ИЛИ 15 соединен со вторым входом пятого элемента И 7 и с первым входом восьмого элемента ИЛИ 18. Выход шестого элемента И 8 соединен со вторым входом восьмого элемента ИЛИ 18. Выход шестого элемента ИЛИ 16 соединен со вторым входом восьмого элемента И 11 и с первым входом девятого элемента ИЛИ 19. Выход восьмого элемента И 11 соединен со вторым входом седьмого элемента ИЛИ 17. Выход восьмого элемента ИЛИ 18 соединен со вторым входом девятого элемента И 12 и с первым входом десятого элемента ИЛИ 20. Выход девятого элемента И 12 соединен со вторым входом девятого элемента ИЛИ 19. Выход десятого элемента И 13 соединен со вторым входом десятого элемента ИЛИ 20. Вход первого инвертора 21 соединен с выходом седьмого элемента ИЛИ 17 и с первым выходом устройства уь а выход - с первыми входами первого 22 и второго 23 дополнительных элементов И. Вход второго инвертора 24 соединен с выходом десятого элемента РШИ 20 и со вторым входом второго дополнительного элемента И 23, а выход - с первым входом третьего дополнительного элемента И 25, второй вход которого соединен с выходом четвертого элемента ШШ 14. Второй вход первого дополнительного элемента И 22 соединен с выходом девятого элемента ИЛИ 19. Выход второго дополнительного элемента И 23 соединен со вторьви выходом устройства у2. Входы дополнительного элемента ИЛИ 26 соединены с выходами седьмого 10, первого дополнительного 22 и третьего дополнительного 25 элементов И, а выход - с третьим выходом устройства уз.The ibis element is the first input of the sixth element OR 16. The output of the second element OR 4 is connected to the second inputs of the sixth element AND 8 and the third element OR 9. The output of the third element AND 5 is connected to the second input of the fifth element OR 15. The output of the third element OR 9 is connected to the second the inputs of the tenth element And 13 and the fourth element OR 14. The output of the fourth element And 6 is connected to the second input of the seventh element And 10 and the first input of the seventh element OR 17. The output of the fifth element And 7 is connected to the second input of the sixth element OR 16. The output of the fifth OR element 15 is connected to the second input of the fifth element And 7 and to the first input of the eighth element OR 18. The output of the sixth element And 8 is connected to the second input of the eighth element OR 18. The output of the sixth element OR 16 is connected to the second input of the eighth element And 11 and the first the input of the ninth element OR 19. The output of the eighth element AND 11 is connected to the second input of the seventh element OR 17. The output of the eighth element OR 18 is connected to the second input of the ninth element And 12 and the first input of the tenth element OR 20. The output of the ninth element And 12 is connected to the second in one of the ninth element OR 19. The output of the tenth element AND 13 is connected to the second input of the tenth element OR 20. The input of the first inverter 21 is connected to the output of the seventh element OR 17 and the first output of the device у and the output is connected to the first inputs of the first 22 and second 23 additional elements I. The input of the second inverter 24 is connected to the output of the tenth element of the RCI 20 and to the second input of the second additional element And 23, and the output to the first input of the third additional element And 25, the second input of which is connected to the output of the fourth element of ШШ 14. Second the first input of the first additional element And 22 is connected to the output of the ninth element OR 19. The output of the second additional element And 23 is connected to the second output of the device y2. The inputs of the additional OR element 26 are connected to the outputs of the seventh 10, the first additional 22 and the third additional 25 AND elements, and the output is connected to the third output of the unit.
Предлагаемое устройство предназначено для формирования контрольных разрядов кода Бергера, содержащего 5 1шформационных разрядов. Его работа описывается табл. 1. В ней показаны все 32 возможных входных набора для 5-элементной информационной части кода Бергера, сигналы, формируемые устройством на выходах 14, 20, 13, 17, и 10 элементов (симметричные пороговые функции), соответствующие к 1ждому входному набору, а также сигналы на выходах уь У2 Уз устройства, т.е. контрольные разряды кода Бергера, формируемые устройством для каждого входного набора - информационной части кода Бергера.The proposed device is intended for the formation of control bits of the Berger code containing 5 1 informational bits. His work is described in table. 1. It shows all 32 possible input sets for the 5-element information part of the Berger code, the signals generated by the device at the outputs 14, 20, 13, 17, and 10 elements (symmetrical threshold functions) corresponding to 1 input set, and signals at the outputs yy U2 Uz devices, i.e. control digits of the Berger code generated by the device for each input set - the information part of the Berger code.
В табл. 2 перечислены все возможные в этой части схемы одиночные дефекты и указаны входные наборы устройства, на которых они обнаруживаются. Знаком «+ отмечены те неисправности, которые проверяются на соответствующем наборе.In the table. 2 lists all possible single defects in this part of the circuit and indicates the input sets of the device on which they are detected. The “+” sign indicates those malfunctions that are checked on the corresponding set.
Как видно из табл. 2, для каждой неисправности схемы найдется хотя бы один входной набор, на котором она будет зафиксирована по реакции выхода.As can be seen from the table. 2, for each circuit malfunction there is at least one input set on which it will be fixed according to the output response.
Изменение сигналов на выходах заявляемого устройства при возникновении в его схеме неисправностей может быть зафиксировано с помощью, например, схемы свертки.A change in the signals at the outputs of the claimed device when a fault occurs in its circuit can be detected using, for example, a convolution circuit.
Заявляемое устройство требует для своей реализации в 1,8 раза меньше логических элементов по сравнению с прототипом, следовательно, его надежность в среднем в 1,5 раза будет выше.The inventive device requires for its implementation of 1.8 times fewer logic elements compared to the prototype, therefore, its reliability will be on average 1.5 times higher.
Таблица 1Table 1
Таблица 2table 2
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003116427/20U RU32942U1 (en) | 2003-06-02 | 2003-06-02 | Device for generating control bits of the Berger code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2003116427/20U RU32942U1 (en) | 2003-06-02 | 2003-06-02 | Device for generating control bits of the Berger code |
Publications (1)
Publication Number | Publication Date |
---|---|
RU32942U1 true RU32942U1 (en) | 2003-09-27 |
Family
ID=36048322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2003116427/20U RU32942U1 (en) | 2003-06-02 | 2003-06-02 | Device for generating control bits of the Berger code |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU32942U1 (en) |
-
2003
- 2003-06-02 RU RU2003116427/20U patent/RU32942U1/en not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498177A (en) | M Out of N code checker circuit | |
Marouf | Efficient design of self-checking checker for any m-out-of-n code | |
Cheng et al. | High-speed parallel CRC implementation based on unfolding, pipelining, and retiming | |
US4163211A (en) | Tree-type combinatorial logic circuit | |
Sim et al. | Scalable stochastic-computing accelerator for convolutional neural networks | |
US10763896B2 (en) | Construction method for (n,n(n-1),n-1) permutation group code based on coset partition and codebook generator thereof | |
US20080238480A1 (en) | Reversible sequential apparatuses | |
US4691319A (en) | Method and system for detecting a predetermined number of unidirectional errors | |
JP2008543223A (en) | NB / MB coding method, apparatus, and computer program (apparatus and method) | |
Mutyam | Preventing crosstalk delay using Fibonacci representation | |
US7427876B1 (en) | Reversible sequential element and reversible sequential circuit thereof | |
RU32942U1 (en) | Device for generating control bits of the Berger code | |
US3305830A (en) | Error correcting redundant logic circuitry | |
US3628000A (en) | Data handling devices for radix {37 n{30 2{38 {0 operation | |
CN115102553B (en) | Device for converting binary code into thermometer code and electronic equipment | |
Winstead | Tutorial on stochastic computing | |
Ilanchezhian et al. | Nanotechnology based effective design approach for code converter circuits using QCA | |
Nepal et al. | Optimizing noise-immune nanoscale circuits using principles of Markov random fields | |
US11475288B2 (en) | Sorting networks using unary processing | |
Nair | Digital electronics and logic design | |
Gál et al. | Fault tolerant circuits and probabilistically checkable proofs | |
Yaakobi et al. | In-memory computing of Akers logic array | |
Massey | Note on finite-memory sequential machines | |
Ullah et al. | Indication of efficient technique for detection of check bits in hamming code | |
CN104199635A (en) | Pseudo-random number generator integrating CRC (cyclic redundancy check) circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20040603 |