JPH0287283A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH0287283A JPH0287283A JP63239227A JP23922788A JPH0287283A JP H0287283 A JPH0287283 A JP H0287283A JP 63239227 A JP63239227 A JP 63239227A JP 23922788 A JP23922788 A JP 23922788A JP H0287283 A JPH0287283 A JP H0287283A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリマップドＩ／Ｏ方式を採用するシングル
チップマイクロコンピュータに関し、特にＣＰＵと周辺
装置をメガセルとして扱い、上記ＣＰＵと周辺装置間の
接続を自動レイアウトによってレイアウトするマイクロ
コンピュータにおいてチップサイズを縮小できる回路構
成に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a single-chip microcomputer that employs a memory mapped I/O method, and in particular treats a CPU and peripheral devices as a megacell, and The present invention relates to a circuit configuration capable of reducing chip size in a microcomputer that lays out connections by automatic layout.
従来のこの種の半導体集積回路装置では、ＣＰＵと周辺
装置間を接続するアドレスデータならびに入出力データ
については、一定ビツト幅を持つバス構成された配線に
よって接続されていた。In conventional semiconductor integrated circuit devices of this type, address data and input/output data connecting a CPU and peripheral devices are connected by wiring in the form of a bus having a constant bit width.
第４図は、従来のマイクロコンピュータにおけるチップ
構成図である。FIG. 4 is a chip configuration diagram of a conventional microcomputer.
ＣＰＵ１２によって発生された４ビット幅を持つアドレ
スデータは、同じく４ビット幅を持つバス構成された配
線１６によって各周辺装置１３゜１４．１５に供給され
る。Address data having a width of 4 bits generated by the CPU 12 is supplied to each peripheral device 13, 14, and 15 by a wiring 16 configured as a bus also having a width of 4 bits.
又、この構成はスピードの要求される周辺装置であろう
と、なかろうと、同様の接続を行なっていた。Also, this configuration performs similar connections whether or not it is a peripheral device that requires speed.
上記説明はアドレスデータについてのみ行なったが、４
ビット幅を持つバス構成された入出力データについても
同様の接続を行なっていた。The above explanation was only about address data, but 4
Similar connections were made for input/output data configured as a bit-width bus.
前述した従来の半導体集積回路装置では、ＣＰＵと周辺
装置間のアドレスデータならびに入出力データについて
は、一定ビツト幅を持つバスによって接続しなければな
らず、上記ＣＰＵと周辺装置間の配線を自動レイアウト
によってレイアウトを行なうマイクロコンピュータでは
、配線本数が多い為、配線面積が人手による配線レイア
ウトに比べて５０％以上増加してしまい、結果としてチ
ップサイズが増加するという欠点があった。In the conventional semiconductor integrated circuit device described above, address data and input/output data between the CPU and peripheral devices must be connected by a bus with a fixed bit width, and the wiring between the CPU and peripheral devices is automatically laid out. In a microcomputer that performs layout using a method, since the number of wires is large, the wiring area increases by more than 50% compared to a manual wiring layout, resulting in an increase in chip size.
本発明の目的は、’ｃ ｐ ｕと周辺装置間のバス接続
のうち、スピードの要求されない周辺装置との接続につ
いてのみシリアル接続とし、配線本数を減らす事により
チップサイズを減少させる事の出来る半導体集積回路装
置を提供する事にある。The purpose of the present invention is to provide a semiconductor device that can reduce the chip size by reducing the number of wires by using serial connections only for connections with peripheral devices that do not require high speed among the bus connections between the CPU and peripheral devices. Its purpose is to provide integrated circuit devices.
本発明の半導体集積回路装置は、ＣＰＵと周辺装置間を
バスによって接続されるアドレスデータならびに入出力
データをシリアルデータの変換するシリアルパラレル変
換器と、前記シリアルデータを高速に転送するためのク
ロック逓倍回路を有している。The semiconductor integrated circuit device of the present invention includes a serial-to-parallel converter that converts address data and input/output data into serial data connected by a bus between a CPU and a peripheral device, and a clock multiplier for transferring the serial data at high speed. It has a circuit.
次に、本発明について図面を参照して説明を行う。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図である。ＣＰＵ
Ｉより発生される一定ビット幅を持つアドレスデータは
、シリアルパラレル変換器５によってシリアルアドレス
データに変換される。シリアルアドレスデータは、クロ
ック逓倍回路９によってＣＰＵ周波数より逓倍された周
波数によってシリアル転送路／Ｏ上を転送され、各周辺
装置２．３．４に伝えられる。FIG. 1 is a block diagram of one embodiment of the present invention. CPU
Address data having a constant bit width generated by I is converted into serial address data by a serial-parallel converter 5. The serial address data is transferred on the serial transfer path /O at a frequency multiplied by the CPU frequency by the clock multiplier circuit 9, and is transmitted to each peripheral device 2.3.4.
各周辺装置２，３．４に伝えられたシリアルアドレスデ
ータは、各周辺装置２．３．４にあるシリアルパラレル
変電器６，７．８によって一定ビット幅を持つアドレス
データに変換され、このアドレスデータの示す周辺装置
が選択される。The serial address data transmitted to each peripheral device 2, 3.4 is converted into address data with a constant bit width by the serial-parallel transformer 6, 7.8 in each peripheral device 2.3.4, and this address The peripheral device indicated by the data is selected.
クロック逓倍回路９の内部回路を第２図に示す。ＣＰＵ
内部で使用されているＣＰＵクロックは、デイレイ素子
１７とエクスクル−シブオア回路１８によってＣＰＵク
ロックの２倍の周波数を持つクロックに逓倍された後、
デイレイ素子１つ、エフススクルーシブオア回路２０に
よって更に２倍の周波数を持つシリアルパラレル変換用
クロックに逓倍され、シリアルパラレル変換器５．６，
７．８に伝えられる。The internal circuit of the clock multiplier circuit 9 is shown in FIG. CPU
The internally used CPU clock is multiplied by the delay element 17 and the exclusive OR circuit 18 to a clock having twice the frequency of the CPU clock.
One delay element is further multiplied into a serial-to-parallel conversion clock having twice the frequency by the F/S exclusive OR circuit 20, and the serial-to-parallel converter 5.6,
7.8 will be communicated.
本発明の一実施例は４ビツトの幅を持つアドレスならび
に入出力データを想定しているので、クロック逓倍回路
９はＣＰＵクロックに対して４倍の周波数を持つシリア
ルパラレル変換器用クロックを発生している（第３図）
。Since one embodiment of the present invention assumes addresses and input/output data having a width of 4 bits, the clock multiplier circuit 9 generates a serial-parallel converter clock having a frequency four times that of the CPU clock. (Figure 3)
.
このため、ＣＰＵＩクロックで４ビツトのブタをシリア
ル転送路／Ｏ上を転送する事ができ、ＣＰＵ１の動作に
対して遅れの発生しない周辺装置２．３．４の動作が可
能である。Therefore, a 4-bit block can be transferred on the serial transfer path /O using the CPU clock, and the peripheral devices 2.3.4 can operate without any delay with respect to the operation of the CPU 1.
以上説明したように本発明は、ＣＰＵと周辺装置間のア
ドレスデータ及び入出力データをシリアル接続とする事
で、自動レイアウト実行時に配線本数を減らす事が可能
となり、配線面積が減少する事でチップサイズを縮小さ
せる効果があり、またパラレルのバス構成の場合、各ビ
ットの配線負荷のアンバランスによるビット間のスイッ
チングスピードの差による誤動作も防ぐ事ができる。As explained above, the present invention connects address data and input/output data between the CPU and peripheral devices serially, making it possible to reduce the number of wires when executing automatic layout, and reducing the wiring area to reduce the number of wires on the chip. This has the effect of reducing the size, and in the case of a parallel bus configuration, it also prevents malfunctions due to differences in switching speed between bits due to unbalanced wiring loads of each bit.
又、本発明においては、シリアルパラレル変換器とクロ
ック逓倍回路を付加する事でチップサイズの増加を発生
するが、本発明における配線面積の減少は、このチップ
サイズの増加より十分に大きいために、チップサイズを
減少する効果がある。Furthermore, in the present invention, the chip size increases by adding a serial-parallel converter and a clock multiplier circuit, but since the reduction in wiring area in the present invention is sufficiently larger than this increase in chip size, This has the effect of reducing chip size.
第１図は本発明の一実施例であるＣＰＵと周辺装置の接
続例を示す図、第２図は本発明に使用するクロック逓倍
回路の一例の図、第３図はクロック逓倍回路によって４
倍に変換されたクロックのタイミングチャート、第４図
は従来（１；りＣＰＵと周辺装置の接続例を示す図であ
る。
１・・・ＣＰＵ、２．３．４・・・周辺装置、５，６゜
７．８・・・シリアルパラレル変換器、９・・・クロツ
ク逓倍回路、／Ｏ・・・シリアル接続路、１１・・・シ
リアルパラレル変換器クロックライン、１２・・・ＣＰ
Ｕ、１３，１４．１５・・・周辺装置、１６・・・バス
接続路、１７．１９・・・デイレイ素子、１８．２０・
・・エクスクル−シブオア回路。FIG. 1 is a diagram showing an example of the connection between a CPU and peripheral devices according to an embodiment of the present invention, FIG. 2 is a diagram of an example of a clock multiplier circuit used in the present invention, and FIG.
The timing chart of the doubled clock, FIG. 4, is a diagram showing an example of the connection between the conventional CPU and peripheral devices. 1...CPU, 2.3.4...Peripheral devices, 5 , 6゜7.8... Serial to parallel converter, 9... Clock multiplier circuit, /O... Serial connection path, 11... Serial to parallel converter clock line, 12... CP
U, 13, 14.15... Peripheral device, 16... Bus connection path, 17.19... Delay element, 18.20.
・・Exclusive OR circuit.
Claims (1)
イクロコンピュータにおいて、ＣＰＵと周辺装置間のバ
ス接続をシリアル接続に変更するシリアルパラレル変換
器と、前記シリアル接続上のデータを高速転送させる為
のクロック逓倍回路を有し、そのクロック周波数の逓倍
率をバス構成のビット幅と一致させることを特徴とする
半導体集積回路装置。In a single-chip microcomputer that uses the memory mapped I/O method, there is a serial-parallel converter that changes the bus connection between the CPU and peripheral devices to a serial connection, and a clock multiplier that transfers data on the serial connection at high speed. 1. A semiconductor integrated circuit device comprising a circuit whose clock frequency multiplication rate matches the bit width of a bus configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239227A JPH0287283A (en) | 1988-09-22 | 1988-09-22 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239227A JPH0287283A (en) | 1988-09-22 | 1988-09-22 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287283A true JPH0287283A (en) | 1990-03-28 |
Family
ID=17041639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239227A Pending JPH0287283A (en) | 1988-09-22 | 1988-09-22 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287283A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05333980A (en) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | Structure for packaging bus transceiver |
| US5373653A (en) * | 1990-03-20 | 1994-12-20 | Scs Promotion Company Limited | Apparatus for mounting advertisement notice |
| US5398436A (en) * | 1991-10-25 | 1995-03-21 | Scs Promotion Company Limited | Visual panel |
| US5408770A (en) * | 1991-01-10 | 1995-04-25 | Scs Promotion Company Limited | Sheet stretcher including sheet attachment holes and sheet connection means |
| US5588236A (en) * | 1991-10-25 | 1996-12-31 | Scs Promotion Company Limited | Visual panel |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| WO2002043149A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Semiconductor device |
| US7555583B2 (en) | 2004-07-28 | 2009-06-30 | Samsung Electronics Co., Ltd. | Control system having main controller and peripheral controllers, and bus connection method |
-
1988
- 1988-09-22 JP JP63239227A patent/JPH0287283A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373653A (en) * | 1990-03-20 | 1994-12-20 | Scs Promotion Company Limited | Apparatus for mounting advertisement notice |
| US5408770A (en) * | 1991-01-10 | 1995-04-25 | Scs Promotion Company Limited | Sheet stretcher including sheet attachment holes and sheet connection means |
| US5398436A (en) * | 1991-10-25 | 1995-03-21 | Scs Promotion Company Limited | Visual panel |
| US5588236A (en) * | 1991-10-25 | 1996-12-31 | Scs Promotion Company Limited | Visual panel |
| JPH05333980A (en) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | Structure for packaging bus transceiver |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| WO2002043149A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Semiconductor device |
| US7555583B2 (en) | 2004-07-28 | 2009-06-30 | Samsung Electronics Co., Ltd. | Control system having main controller and peripheral controllers, and bus connection method |
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